JP3074708B2 - 高出力用集積回路のための半導体構造 - Google Patents
高出力用集積回路のための半導体構造Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
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- H10D84/837—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising vertical IGFETs
- H10D84/839—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising vertical IGFETs comprising VDMOS
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、一般的に半導体デバイスに関し、さらに詳
しくは、高出力用集積回路に適する半導体構造の製造方
法に関する。
しくは、高出力用集積回路に適する半導体構造の製造方
法に関する。
（従来の技術） 論理回路またはアナログ回路およびパワーMOSFETまた
はバイポーラ・トランジスタなどの、低電圧トランジス
タおよびパワー・トランジスタを有する高出力用集積回
路は、基板上の半導体エピタキシャル層内で領域を分離
することにより製造することができる。現在、パワー・
デバイスから論理デバイスを分離する技術には、埋込層
構造とエッチング・レフィル構造（etch refill struct
ure）がある。1986年12月16日に発行された日本国公開
特許公報第61−285750号に開示された埋込層構造は、N+
パターン埋込層が形成されているN+型基板により構成さ
れる。Ｐ型エピタキシャルを基板上に成長させ、そこに
第２のN+パターン埋込層がさらに形成される。Ｎ型エピ
タキシャル層はＰ型エピタキシャル層上に形成される。
Ｎ型エピタキシャル層内では、P+パターン分離領域が埋
込層を囲んで形成され、Ｐ型エピタキシャル層まで拡散
される。N+埋込層の上方の分離領域は、パワー・デバイ
スが形成されるところで、Ｐ型エピタキシャル層の上方
の分離領域は論理デバイスが形成されるところである。
第３のN+パターン埋込層もまた、論理デバイス・エリア
の下方に形成される。第３のN+埋込層は第２のN+埋込層
とは離れて形成されねばならない。これは、分離領域を
破壊しないために、第３のN+埋込層の拡散の深さを浅く
抑えねばならないからである。論理デバイス・エリアの
下部に形成される寄生NPNトランジスタは、低電圧にお
いてオンになる傾向があるので、この埋込層構造は望ま
しくない。寄生NPNトランジスタの影響を小さくするた
めに、寄生NPNトランジスタのベースとなるＰ型エピタ
キシャル層の厚みまたはドーピング濃度を大きくするこ
とができる。NPNトランジスタのベースの厚みまたはド
ーピング濃度を大きくすることにより、不完全なトラン
ジスタを作ることができ、この場合はそれが望ましい。
しかし、従来技術の埋込層構造においては、Ｐ型エピタ
キシャル層の厚みを、N+埋込層の垂直方向の拡散の長さ
よりも大きくすることはできない。これは、N+埋込層
が、N+基板およびＮ型エピタキシャル層と接触していな
くてはならないためである。さらに、Ｐ型エピタキシャ
ル層が高いドーピング濃度を有する場合は、Ｎ型エピタ
キシャル層の固有抵抗は、自己ドーピングのために制御
することが困難である。
はバイポーラ・トランジスタなどの、低電圧トランジス
タおよびパワー・トランジスタを有する高出力用集積回
路は、基板上の半導体エピタキシャル層内で領域を分離
することにより製造することができる。現在、パワー・
デバイスから論理デバイスを分離する技術には、埋込層
構造とエッチング・レフィル構造（etch refill struct
ure）がある。1986年12月16日に発行された日本国公開
特許公報第61−285750号に開示された埋込層構造は、N+
パターン埋込層が形成されているN+型基板により構成さ
れる。Ｐ型エピタキシャルを基板上に成長させ、そこに
第２のN+パターン埋込層がさらに形成される。Ｎ型エピ
タキシャル層はＰ型エピタキシャル層上に形成される。
Ｎ型エピタキシャル層内では、P+パターン分離領域が埋
込層を囲んで形成され、Ｐ型エピタキシャル層まで拡散
される。N+埋込層の上方の分離領域は、パワー・デバイ
スが形成されるところで、Ｐ型エピタキシャル層の上方
の分離領域は論理デバイスが形成されるところである。
第３のN+パターン埋込層もまた、論理デバイス・エリア
の下方に形成される。第３のN+埋込層は第２のN+埋込層
とは離れて形成されねばならない。これは、分離領域を
破壊しないために、第３のN+埋込層の拡散の深さを浅く
抑えねばならないからである。論理デバイス・エリアの
下部に形成される寄生NPNトランジスタは、低電圧にお
いてオンになる傾向があるので、この埋込層構造は望ま
しくない。寄生NPNトランジスタの影響を小さくするた
めに、寄生NPNトランジスタのベースとなるＰ型エピタ
キシャル層の厚みまたはドーピング濃度を大きくするこ
とができる。NPNトランジスタのベースの厚みまたはド
ーピング濃度を大きくすることにより、不完全なトラン
ジスタを作ることができ、この場合はそれが望ましい。
しかし、従来技術の埋込層構造においては、Ｐ型エピタ
キシャル層の厚みを、N+埋込層の垂直方向の拡散の長さ
よりも大きくすることはできない。これは、N+埋込層
が、N+基板およびＮ型エピタキシャル層と接触していな
くてはならないためである。さらに、Ｐ型エピタキシャ
ル層が高いドーピング濃度を有する場合は、Ｎ型エピタ
キシャル層の固有抵抗は、自己ドーピングのために制御
することが困難である。
エッチング・レフィル構造は、その中にウェル（wel
l）を形成するためにエッチングされたN+基板により構
成されている。その結果、Ｐ型エピタキシャル層が、N+
基板の表面上とウェル内とに形成される。その構造体は
さらに研磨され、Ｐ型エピタキシャル層は、N+基板のウ
ェル内のみに残留する。つぎに、Ｎ型エピタキシャル層
が、基板とＰ型エピタキシャル層との表面に形成され
る。P+パターン分離領域が、N+基板を囲むＮ型エピタキ
シャル層内に形成され、Ｐ型エピタキシャル層まで拡散
される。パワー・デバイスおよび論理デバイスは、埋込
層構造の場合と同じ方法で構成される。エッチング・レ
フィル構造は、研磨装置がたやすく手に入らない場合
は、望ましくない。そのため、安いコストで簡単に製造
することができて、NPN寄生トランジスタの影響を小さ
くし、よりよいデバイス性能を提供するような半導体構
造を用意することが望ましい。
l）を形成するためにエッチングされたN+基板により構
成されている。その結果、Ｐ型エピタキシャル層が、N+
基板の表面上とウェル内とに形成される。その構造体は
さらに研磨され、Ｐ型エピタキシャル層は、N+基板のウ
ェル内のみに残留する。つぎに、Ｎ型エピタキシャル層
が、基板とＰ型エピタキシャル層との表面に形成され
る。P+パターン分離領域が、N+基板を囲むＮ型エピタキ
シャル層内に形成され、Ｐ型エピタキシャル層まで拡散
される。パワー・デバイスおよび論理デバイスは、埋込
層構造の場合と同じ方法で構成される。エッチング・レ
フィル構造は、研磨装置がたやすく手に入らない場合
は、望ましくない。そのため、安いコストで簡単に製造
することができて、NPN寄生トランジスタの影響を小さ
くし、よりよいデバイス性能を提供するような半導体構
造を用意することが望ましい。
（発明が解決しようとする課題） 本発明の目的はNPN寄生トランジスタの影響を小さく
する、高出力用集積回路のための半導体構造を提供する
ことである。
する、高出力用集積回路のための半導体構造を提供する
ことである。
本発明の他の目的は、コストが低く、量産性に秀れ
た、製造の容易な高出力用集積回路のための半導体構造
を提供することである。
た、製造の容易な高出力用集積回路のための半導体構造
を提供することである。
本発明のさらに他の目的は、高出力用集積回路のデバ
イス性能を向上する半導体構造を提供することである。
イス性能を向上する半導体構造を提供することである。
（課題を解決するための手段） 本発明の目的と長所は、基板、それぞれが埋込層を有
する第１および第２のエピタキシャル層、パワーおよび
論理またはアナログ・デバイスが形成される第３のエピ
タキシャル層とにより構成される半導体構造を設けるこ
とにより達成される。第１および第２のエピタキシャル
層の合計の厚みにより、NPN寄生トランジスタの影響は
減少する。第１のエピタキシャル層は、より低い固有抵
抗をもたせて製造してもよく、それによりNPN寄生トラ
ンジスタの影響がさらに減少する。また、第２のエピタ
キシャル層は、第３のエピタキシャル層の自己ドーピン
グを小さくするために、高い固有抵抗をもたせて製造し
てもよい。二重埋込層を用いると、パワー・デバイスの
電気的接触はよくなる。このような構成により、デバイ
ス性能と量産性が向上し、かつ低価格で製造することが
可能になる。
する第１および第２のエピタキシャル層、パワーおよび
論理またはアナログ・デバイスが形成される第３のエピ
タキシャル層とにより構成される半導体構造を設けるこ
とにより達成される。第１および第２のエピタキシャル
層の合計の厚みにより、NPN寄生トランジスタの影響は
減少する。第１のエピタキシャル層は、より低い固有抵
抗をもたせて製造してもよく、それによりNPN寄生トラ
ンジスタの影響がさらに減少する。また、第２のエピタ
キシャル層は、第３のエピタキシャル層の自己ドーピン
グを小さくするために、高い固有抵抗をもたせて製造し
てもよい。二重埋込層を用いると、パワー・デバイスの
電気的接触はよくなる。このような構成により、デバイ
ス性能と量産性が向上し、かつ低価格で製造することが
可能になる。
（実施例） 第１図は、Ｐ型エピタキシャル層21が表面に形成され
たＮ型半導体基板20の一部分の拡大断面図である。Ｎ型
ドーピング剤は、Ｐ型エピタキシャル層21の選択された
部分内に導入され、Ｎ型埋込層25を形成する。Ｐ型エピ
タキシャル層21のその部分は、マスク22と、標準のフォ
トリソグラフィ（photolithography）およびエッチング
・プロセスを用いて選択される。好適な実施例において
は、マスク22は酸化物層および窒化物層により構成され
る。Ｎ型埋込層25は、予備蒸着（predeposition）およ
び拡散法またはイオン注入法により形成することができ
る。アンチモンは、Ｎ型埋込層25を形成するのに好まし
いＮ型のドーピング剤である。これは、アンチモンが、
その後のエピタキシャル成長中にあまり自己ドーピング
（autodoping）しないためである。しかし、ヒ素やリン
などの他のＮ型ドーピング剤を用いてもよい。本発明の
１つの実施例では、Ｐ型エピタキシャル層21のドーピン
グ濃度は、約６×1015atoms/cm3である。
たＮ型半導体基板20の一部分の拡大断面図である。Ｎ型
ドーピング剤は、Ｐ型エピタキシャル層21の選択された
部分内に導入され、Ｎ型埋込層25を形成する。Ｐ型エピ
タキシャル層21のその部分は、マスク22と、標準のフォ
トリソグラフィ（photolithography）およびエッチング
・プロセスを用いて選択される。好適な実施例において
は、マスク22は酸化物層および窒化物層により構成され
る。Ｎ型埋込層25は、予備蒸着（predeposition）およ
び拡散法またはイオン注入法により形成することができ
る。アンチモンは、Ｎ型埋込層25を形成するのに好まし
いＮ型のドーピング剤である。これは、アンチモンが、
その後のエピタキシャル成長中にあまり自己ドーピング
（autodoping）しないためである。しかし、ヒ素やリン
などの他のＮ型ドーピング剤を用いてもよい。本発明の
１つの実施例では、Ｐ型エピタキシャル層21のドーピン
グ濃度は、約６×1015atoms/cm3である。
第２図は、第１図の構造をさらに進化させたプロセス
のものである。まず、マスク22がＰ型エピタキシャル層
21の表面から除去される。Ｐ型エピタキシャル層26が、
Ｐ型エピタキシャル層21の表面上に形成され、さらにＮ
型ドーピング剤が、Ｐ型エピタキシャル層26の選択され
た部分内に導入されて、Ｎ型埋込層30を形成する。Ｎ型
埋込層30は、Ｎ型埋込層25と同じ方法で、Ｐ型エピタキ
シャル層26を選択的にドーピングするためのマスク27を
用いて形成される。ただし、マスク27は、アップドレー
ン・トランジスタ（updrain transistor）などの特別な
デバイスを形成する場合（第４図参照）は、マスク22と
異なることもある。Ｐ型エピタキシャル層26のドーピン
グ濃度は、Ｐ型エピタキシャル層21のドーピング濃度よ
りも低いことが好ましい。ある実施例では、Ｐ型エピタ
キシャル層26のドーピング濃度は、約１×1015atoms/cm
3である。２個のＰ型エピタキシャル層21と26を用いる
ことの利点を、以下にさらに詳しく述べる。
のものである。まず、マスク22がＰ型エピタキシャル層
21の表面から除去される。Ｐ型エピタキシャル層26が、
Ｐ型エピタキシャル層21の表面上に形成され、さらにＮ
型ドーピング剤が、Ｐ型エピタキシャル層26の選択され
た部分内に導入されて、Ｎ型埋込層30を形成する。Ｎ型
埋込層30は、Ｎ型埋込層25と同じ方法で、Ｐ型エピタキ
シャル層26を選択的にドーピングするためのマスク27を
用いて形成される。ただし、マスク27は、アップドレー
ン・トランジスタ（updrain transistor）などの特別な
デバイスを形成する場合（第４図参照）は、マスク22と
異なることもある。Ｐ型エピタキシャル層26のドーピン
グ濃度は、Ｐ型エピタキシャル層21のドーピング濃度よ
りも低いことが好ましい。ある実施例では、Ｐ型エピタ
キシャル層26のドーピング濃度は、約１×1015atoms/cm
3である。２個のＰ型エピタキシャル層21と26を用いる
ことの利点を、以下にさらに詳しく述べる。
第３図は、第２図の構造をさらに進化させたプロセス
のものである。まず、マスク27を除去する。つぎにＮ型
埋込層25および30を、各領域の界面が互いに重なりあう
ように、またＮ型埋込層25が基板20に重なるように拡散
する。Ｐ型エピタキシャル層21および26の厚みは、Ｎ型
埋込層25および30の上方拡散と下方拡散により決まる。
たとえば、Ｎ型埋込層25および30がアンチモンでドーピ
ングされた場合は、Ｎ型埋込層25と30のそれぞれは、Ｐ
型エピタキシャル層21と26の表面から、それぞれ約13ミ
クロン下方に拡散する。さらにＮ型埋込層25は、約７ミ
クロン上方に拡散し、Ｎ型基板層20は上方にに約７ミク
ロン拡散する。このため、エピタキシャル層21と26は、
上方拡散と下方拡散の合計の約20ミクロンよりも大きく
なることはできず、Ｎ型埋込層25と30は重なり合う。Ｐ
型エピタキシャル層21と26の厚みは、ヒ素やリンなど
の、より早く拡散する他のＮ型ドーピング剤が用いられ
た場合は異ってくる。Ｎ型埋込層25と30の通常の拡散サ
イクルは、摂氏1250度において約８ないし10時間であ
る。Ｎ型埋込層の拡散サイクル後は、Ｎ型エピタキシャ
ル層32が、Ｐ型エピタキシャル層26とＮ型埋込層30との
表面上に形成される。その結果、Ｐ型分離領域33が、Ｎ
型埋込層25と30とを囲んで形成され、次にＮ型エピタキ
シャル層32を貫通して拡散されて、Ｐ型エピタキシャル
層26と接触する。分離領域33が形成された後、Ｎ型埋込
層30は、Ｎ型エピタキシャル層32内に少し拡散する。Ｎ
型エピタキシャル層32の固有抵抗と厚みは、その中に構
成される半導体デバイスの電気特性を最適にするように
選択される。通常、パワーMOSFETまたはバイポーラ・ト
ランジスタ（図示せず）のようなパワー・デバイスが、
括弧35により示される、Ｎ型埋込層25および30上方のＮ
型エピタキシャル層32内に形成される。CMOS論理回路
や、アナログ・デバイス（図示せず）のような高密度回
路は、括弧37に示される、Ｐ型エピタキシャル層21およ
び26の上方のＮ型エピタキシャル層32内に形成される。
のものである。まず、マスク27を除去する。つぎにＮ型
埋込層25および30を、各領域の界面が互いに重なりあう
ように、またＮ型埋込層25が基板20に重なるように拡散
する。Ｐ型エピタキシャル層21および26の厚みは、Ｎ型
埋込層25および30の上方拡散と下方拡散により決まる。
たとえば、Ｎ型埋込層25および30がアンチモンでドーピ
ングされた場合は、Ｎ型埋込層25と30のそれぞれは、Ｐ
型エピタキシャル層21と26の表面から、それぞれ約13ミ
クロン下方に拡散する。さらにＮ型埋込層25は、約７ミ
クロン上方に拡散し、Ｎ型基板層20は上方にに約７ミク
ロン拡散する。このため、エピタキシャル層21と26は、
上方拡散と下方拡散の合計の約20ミクロンよりも大きく
なることはできず、Ｎ型埋込層25と30は重なり合う。Ｐ
型エピタキシャル層21と26の厚みは、ヒ素やリンなど
の、より早く拡散する他のＮ型ドーピング剤が用いられ
た場合は異ってくる。Ｎ型埋込層25と30の通常の拡散サ
イクルは、摂氏1250度において約８ないし10時間であ
る。Ｎ型埋込層の拡散サイクル後は、Ｎ型エピタキシャ
ル層32が、Ｐ型エピタキシャル層26とＮ型埋込層30との
表面上に形成される。その結果、Ｐ型分離領域33が、Ｎ
型埋込層25と30とを囲んで形成され、次にＮ型エピタキ
シャル層32を貫通して拡散されて、Ｐ型エピタキシャル
層26と接触する。分離領域33が形成された後、Ｎ型埋込
層30は、Ｎ型エピタキシャル層32内に少し拡散する。Ｎ
型エピタキシャル層32の固有抵抗と厚みは、その中に構
成される半導体デバイスの電気特性を最適にするように
選択される。通常、パワーMOSFETまたはバイポーラ・ト
ランジスタ（図示せず）のようなパワー・デバイスが、
括弧35により示される、Ｎ型埋込層25および30上方のＮ
型エピタキシャル層32内に形成される。CMOS論理回路
や、アナログ・デバイス（図示せず）のような高密度回
路は、括弧37に示される、Ｐ型エピタキシャル層21およ
び26の上方のＮ型エピタキシャル層32内に形成される。
Ｎ型埋込層25と30はいずれも、N+基板20とＮ型エピタ
キシャル層32との間で良好な導電層として働き、パワー
・デバイスの低い固有抵抗の実現を可能にする。本発明
は、Ｎ型エピタキシャル層32（エミッタ）、Ｐ型エピタ
キシャル層21および26（ベース）およびN+基板20（コレ
クタ）により形成される寄生NPNトランジスタが、オン
になる可能性を低下させる。２個のＰ型エピタキシャル
層21および26を用いることによって、寄生NPNトランジ
スタのＰ型ベースの厚みを大きくして、垂直方向の寄生
NPNトランジスタの影響を減少させることができる。寄
生NPNトランジスタが、より高電圧のデバイス内でオン
になることを防ぐためには、Ｐ型エピタキシャル層21と
26の厚みを、低電圧デバイス内の厚みよりも大きくしな
ければならない。このように、従来技術で行われていた
ように、Ｐ型エピタキシャル層を１個だけ用いる場合
は、垂直方向のNPNトランジスタをオンにしないように
するには不充分である。これは、単一の埋込層拡散では
その厚みが制限されるためである。さらに、Ｐ型エピタ
キシャル層21は、低い固有抵抗または高いドーピング濃
度で製造することができ、それによってさらに密度の高
い回路エリア37に存在する、垂直方向の寄生NPNトラン
ジスタの影響が減少する。Ｐ型エピタキシャル層26は高
い固有抵抗または低いドーピング濃度で形成することが
でき、このことは、自己ドーピングの問題を減少させる
ことにより、Ｎ型エピタキシャル層32の形成をよりよく
制御するのに役立つ。本発明では、Ｐ型エピタキシャル
層21および26の厚みが大きい方が望ましい場合は、Ｎ型
埋込層を有する第３のＰ型エピタキシャル層（図示せ
ず）を、Ｎ型エピタキシャル層32を形成する前に、さら
に形成してもよい。Ｐチャンネル・パワー・デバイスを
製造するには、図示されたものと逆の導電型を有する各
層を製造することができる点に留意されたい。
キシャル層32との間で良好な導電層として働き、パワー
・デバイスの低い固有抵抗の実現を可能にする。本発明
は、Ｎ型エピタキシャル層32（エミッタ）、Ｐ型エピタ
キシャル層21および26（ベース）およびN+基板20（コレ
クタ）により形成される寄生NPNトランジスタが、オン
になる可能性を低下させる。２個のＰ型エピタキシャル
層21および26を用いることによって、寄生NPNトランジ
スタのＰ型ベースの厚みを大きくして、垂直方向の寄生
NPNトランジスタの影響を減少させることができる。寄
生NPNトランジスタが、より高電圧のデバイス内でオン
になることを防ぐためには、Ｐ型エピタキシャル層21と
26の厚みを、低電圧デバイス内の厚みよりも大きくしな
ければならない。このように、従来技術で行われていた
ように、Ｐ型エピタキシャル層を１個だけ用いる場合
は、垂直方向のNPNトランジスタをオンにしないように
するには不充分である。これは、単一の埋込層拡散では
その厚みが制限されるためである。さらに、Ｐ型エピタ
キシャル層21は、低い固有抵抗または高いドーピング濃
度で製造することができ、それによってさらに密度の高
い回路エリア37に存在する、垂直方向の寄生NPNトラン
ジスタの影響が減少する。Ｐ型エピタキシャル層26は高
い固有抵抗または低いドーピング濃度で形成することが
でき、このことは、自己ドーピングの問題を減少させる
ことにより、Ｎ型エピタキシャル層32の形成をよりよく
制御するのに役立つ。本発明では、Ｐ型エピタキシャル
層21および26の厚みが大きい方が望ましい場合は、Ｎ型
埋込層を有する第３のＰ型エピタキシャル層（図示せ
ず）を、Ｎ型エピタキシャル層32を形成する前に、さら
に形成してもよい。Ｐチャンネル・パワー・デバイスを
製造するには、図示されたものと逆の導電型を有する各
層を製造することができる点に留意されたい。
第４図は、本発明の第２の実施例を示す。デバイス領
域35と37は第３図に示されたものと同じであるが、第２
のN+埋込層30がＰ型エピタキシャル層26内に形成されて
いる点が異なる。第３のN+埋込層30もまた、デバイス領
域40内に形成される。第４図は１個以上のN+埋込層30の
形成が、どの様に利用されるかを示している。第２図に
示されるマスク27は、パターン化されて、Ｐ型エピタキ
シャル層26内に同時に１個以上のN+埋込層30を形成する
ことができ、そのため他のマスキング層が不要となる。
２個のＰ型エピタキシャル層21と26が形成されるため
に、これが可能となる。もしＰ型エピタキシャル層が１
個しか形成されなければ、デバイス領域37と40内のN+埋
込層30はN+基板20まで拡散して行き、デバイス領域37と
40から、デバイス領域35を分離する領域を破壊してしま
う。デバイス領域37のN+エピタキシャル層32内に、論理
回路またはアナログ回路（図示せず）を形成することが
できる。デバイス領域37内のN+埋込層30は、Ｎ型エピタ
キシャル層32の自己ドーピングをさらに小さくすること
に役立つ。デバイス領域40では、バイポーラ・トランジ
スタまたはアップドレーン・パワーMOSFET（図示せず）
を形成することができる。よく知られている、マスキン
グおよび拡散のステップは、N+コレクタまたはアップド
レーン領域43を形成するために必要となる。デバイス領
域40内のN+埋込層30は、形成されるデバイスのコレクタ
またはドレーンの部分である。専門家であれば、第３図
と第４図とに示される２つの実施例の変形もまた、望ま
しいことが容易に認識できるであろう。
域35と37は第３図に示されたものと同じであるが、第２
のN+埋込層30がＰ型エピタキシャル層26内に形成されて
いる点が異なる。第３のN+埋込層30もまた、デバイス領
域40内に形成される。第４図は１個以上のN+埋込層30の
形成が、どの様に利用されるかを示している。第２図に
示されるマスク27は、パターン化されて、Ｐ型エピタキ
シャル層26内に同時に１個以上のN+埋込層30を形成する
ことができ、そのため他のマスキング層が不要となる。
２個のＰ型エピタキシャル層21と26が形成されるため
に、これが可能となる。もしＰ型エピタキシャル層が１
個しか形成されなければ、デバイス領域37と40内のN+埋
込層30はN+基板20まで拡散して行き、デバイス領域37と
40から、デバイス領域35を分離する領域を破壊してしま
う。デバイス領域37のN+エピタキシャル層32内に、論理
回路またはアナログ回路（図示せず）を形成することが
できる。デバイス領域37内のN+埋込層30は、Ｎ型エピタ
キシャル層32の自己ドーピングをさらに小さくすること
に役立つ。デバイス領域40では、バイポーラ・トランジ
スタまたはアップドレーン・パワーMOSFET（図示せず）
を形成することができる。よく知られている、マスキン
グおよび拡散のステップは、N+コレクタまたはアップド
レーン領域43を形成するために必要となる。デバイス領
域40内のN+埋込層30は、形成されるデバイスのコレクタ
またはドレーンの部分である。専門家であれば、第３図
と第４図とに示される２つの実施例の変形もまた、望ま
しいことが容易に認識できるであろう。
（発明の効果） 本発明により、高出力用集積回路のための新しい、改
良された半導体構造が提供された。本発明による構造は
低コストで、しかも秀れた量産性のもとで製造すること
ができ、改良されたデバイス性能を得ることができる。
良された半導体構造が提供された。本発明による構造は
低コストで、しかも秀れた量産性のもとで製造すること
ができ、改良されたデバイス性能を得ることができる。
第１図ないし第３図は、本発明の第１の実施例を代表し
たさまざまな段階の半導体基板の一部の拡大断面図であ
る； 第４図は、本発明の第２の実施例を代表する半導体基板
の一部の拡大断面図である。 20……N+半導体基板、 21,26……Ｐ型エピタキシャル層、 22,27……マスク、 25,30……Ｎ型埋込層、 32……Ｎ型エピタキシャル層、 33……分離領域、 37,40……デバイス領域、 43……アップドレーン領域。
たさまざまな段階の半導体基板の一部の拡大断面図であ
る； 第４図は、本発明の第２の実施例を代表する半導体基板
の一部の拡大断面図である。 20……N+半導体基板、 21,26……Ｐ型エピタキシャル層、 22,27……マスク、 25,30……Ｎ型埋込層、 32……Ｎ型エピタキシャル層、 33……分離領域、 37,40……デバイス領域、 43……アップドレーン領域。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−198367（ＪＰ，Ａ) 特開 昭59−2344（ＪＰ，Ａ) 特開 昭63−79366（ＪＰ，Ａ) 特開 平２−69974（ＪＰ，Ａ) 特開 平２−130869（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/08 311 H01L 21/74 H01L 21/761 H01L 21/8249 H01L 27/06
Claims (6)
- 【請求項１】第１の導電型の基板； 前記基板上に設けられ、かつ第１の導電型の第１の埋込
層を有する第２の導電型の第１のエピタキシャル層； 前記第１のエピタキシャル層上に設けられ、かつ前記第
１の埋込層の上方に形成された前記第１の導電型の第２
の埋込層を有する前記第２の導電型の第２のエピタキシ
ャル層であって、前記第２のエピタキシャル層の固有抵
抗は前記第１のエピタキシャル層の固有抵抗よりも高
い、前記第２のエピタキシャル層；および 前記第２のエピタキシャル層上に設けられ、前記第２の
エピタキシャル層まで広がりかつ前記第１および第２の
埋込層を囲む分離領域を有する、前記第１の導電型の第
３のエピタキシャル層； によって構成されることを特徴とする半導体構造。 - 【請求項２】前記第１の導電型がＮ型であることを特徴
とする請求項１記載の半導体構造。 - 【請求項３】前記第１および第２の埋込層がアンチモン
でドーピングされていることを特徴とする請求項１記載
の半導体構造。 - 【請求項４】少なくとも、前記第２の埋込層に隣接する
前記第２のエピタキシャル層内に形成された前記第１の
導電型の第３の埋込層によってさらに構成されることを
特徴とする請求項１記載の半導体構造。 - 【請求項５】少なくとも、前記第２のエピタキシャル層
と前記第３のエピタキシャル層との間に設けられた前記
第２の埋込層上に形成された前記第１の導電型の第３の
埋込層を有する前記第２の導電型の第４のエピタキシャ
ル層によってさらに構成されることを特徴とする請求項
１記載の半導体構造。 - 【請求項６】前記第１および第２の埋込層の上方の前記
第３のエピタキシャル層内に形成されたパワー・デバイ
スと前記第３のエピタキシャル層内に形成された論理デ
バイスとから構成された前記半導体構造であって、前記
論理デバイスは前記分離領域によって前記パワー・デバ
イスから分離されていることを特徴とする請求項１記載
の半導体構造。
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| US6232172B1 (en) | 1999-07-16 | 2001-05-15 | Taiwan Semiconductor Manufacturing Company | Method to prevent auto-doping induced threshold voltage shift |
| JP4016371B2 (ja) * | 1999-11-10 | 2007-12-05 | 信越半導体株式会社 | シリコンエピタキシャルウェーハの製造方法 |
| US6395591B1 (en) * | 2000-12-07 | 2002-05-28 | Micrel, Incorporated | Selective substrate implant process for decoupling analog and digital grounds |
| US7209366B2 (en) * | 2004-03-19 | 2007-04-24 | Intel Corporation | Delivery regions for power, ground and I/O signal paths in an IC package |
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| NL7408110A (nl) * | 1974-06-18 | 1975-12-22 | Philips Nv | Halfgeleiderinrichting met complementaire tran- sistorstrukturen en werkwijze ter vervaardiging daarvan. |
| JPS61154063A (ja) * | 1984-12-26 | 1986-07-12 | Toshiba Corp | 光半導体装置およびその製造方法 |
| JPH0783113B2 (ja) * | 1985-06-12 | 1995-09-06 | 日産自動車株式会社 | 半導体装置 |
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-
1989
- 1989-08-18 US US07/395,695 patent/US5070382A/en not_active Expired - Lifetime
-
1990
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- 1990-08-09 DE DE69033647T patent/DE69033647T2/de not_active Expired - Fee Related
- 1990-08-17 JP JP02215941A patent/JP3074708B2/ja not_active Expired - Fee Related
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