JPH069115B2 - 半導体記憶回路 - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶回路に関するもので、例えばス
タティック型ＲＡＭ（ランダム・アクセス・メモリ）に
利用して有効な技術に関するものである。

〔背景技術〕

ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）に
より構成されたスタティック型ＲＡＭにおけるメモリセ
ルは、例えばゲート・ドレインが交差結合された一対の
駆動ＭＯＳＦＥＴとその負荷素子とからなるスタティッ
ク型フリップフロップ回路と一対の伝送ゲートＭＯＳＦ
ＥＴとから構成される。メモリアレイは、マトリックス
配置される複数のメモリセルとともに複数対の相補デー
タ線を含み、それぞれの相補データ線には、それと対応
されるべきメモリセルの入出力端子が結合される。

ところで、上記スタテイック型ＲＡＭのような半導体記
憶装置においては、その記憶容量の増大のために、素子
を微細化して相補データ線、及びワード線に多数のメモ
リセルが結合される。これらのデータ線及びワード線
は、多数のメモリセルが結合されることによって、その
配線長が長くされるとともに、比較的大きな容量値を持
つような浮遊容量が付加される。このため、相補データ
線に着目すると、メモリセルからの読み出し動作におい
て、微細な素子により構成されたメモリセルによって、
上記浮遊容量を持つ相補データ線のチャージを引き抜く
のに時間を費やすことになるため、読み出し動作速度が
遅くなってしまう。

そこで、本願発明者等は、各相補データ線にセンスアン
プを接続し、上記メモリセルからの微少信号を増幅させ
ることによって、高速動作化を図ることを検討した。し
かしながら、そのタイミング制御が極めて難しい。なぜ
なら、プロセスバラツキによってセンスアンプの動作タ
イミングとメモリセルの選択タイミングにバラツキが生
じ、相補データ線にメモリセルからの微少読み出し信号
が現れる前にセンスアンプが動作開始したのでは誤動作
の原因になり、所定のマージンを持たせて遅くセンスア
ンプを動作させたのでは、センスアンプを設けたことの
意味がなさなくなってしまうからである。

なお、スタテイック型ＲＡＭの関しては、例えば特開昭
５７−１９８５９４号公報参照。

〔発明の目的〕

この発明の目的は、高速動作化を図つた半導体記憶回路
を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、メ
モリセルの一対の入出力端子が結合される相補データ線
に読み出された読み出し信号をセンスアンプによって増
幅すると共に、上記メモリセルが結合されるワード線の
選択信号を形成するＸデコーダの動作に呼応して動作さ
れるダミーデコーダの出力を遅延させ、これを前記セン
スアンプの動作制御のタイミング信号として採用するも
のである。

〔実施例〕

第１図には、この発明の一実施例の回路図が示されてい
る。特制限されないが、同図のＲＡＭは、公知のＣＭＯ
Ｓ（相補型−金属−絶縁物−半導体）集積回路（ＩＣ）
技術によって単結晶シリコンからなるような１個の半導
体基板上に形成される。各ＭＯＳＦＥＴは、ポリシリコ
ンからなるようなゲート電極を一種の不純物導入マスク
とするいわゆるセルフアライン技術によって製造され
る。

特に制限されないが、メモリセルを構成するＭＯＳＦＥ
Ｔは、Ｎチャンネル型とさ、Ｎ型半導体基板上に形成さ
れたＰ型ウェル領域上に形成される。ＰチャンネルＭＯ
ＳＦＥＴは、Ｎ型半導体基板上に形成される。Ｎチャン
ネル型ＭＯＳＦＥＴの基体ゲートとしてのＰ型ウェル領
域は、回路の接地端子に結合され、Ｐチャンネル型ＭＯ
ＳＦＥＴの共通の基体ゲートとしてのＮ型半導体基板
は、回路の電源端子に結合される。なお、メモリセルを
構成するＭＯＳＦＥＴをウェル領域に形成する構成は、
α線等によって引き起こされるメモリセルの蓄積情報の
誤った反転を防止する上で効果的である。

メモリアレイＭ−ＡＲＹは、代表として例示的に示され
ているマトリックス配置された複数のメモリセルＭＣ、
ポリシリコン層からなるワード線Ｗ０ないしＷｎ及び相
補データ線Ｄ０，０ないしＤ１，１から構成されて
いる。

メモリセルＭＣのそれぞれは、互いに同じ構成にされ、
その１つの具体的回路が代表として示されているよう
に、ゲートとドレインが互いに交差結線されかつソース
が回路の接地点に結合された記憶ＭＯＳＦＥＴＱ１，Ｑ
２と、上記ＭＯＳＦＥＴＱ１，Ｑ２のドレインと電源端
子Ｖｃｃとの間に設けられたポリ（多結晶）シリコン層
からなる高抵抗Ｒ１，Ｒ２とを含んでいる。そして、上
記ＭＯＳＦＥＴＱ１，Ｑ２の共通接続点と相補データ線
Ｄ０，０との間に伝送ゲートＭＯＳＦＥＴＱ３，Ｑ４
が設けられている。同じ行に配置されたメモリセルの伝
送ゲートＭＯＳＦＥＴＱ３，Ｑ４等のゲートは、それぞ
れ例示的に示された対応するワード線Ｗ０及びＷｎ等に
共通に接続され、同じ列に配置されたメモリセル入出力
端子は、それぞれ例示的に示された対応する一対の相補
データ（又はビツト）線Ｄ０，０及びＤ１，１等に
接続されている。

メモリセルにおいて、ＭＯＳＦＥＴＱ１，Ｑ２及び抵抗
Ｒ１，Ｒ２は、一種のフリップフロップ回路を構成して
いるが、情報保持状態における動作点は、普通の意味で
のフリップフロップ回路のそれと随分異なる。すなわ
ち、上記メモリセルＭＣにおいて、それを低消費電力に
させるため、その抵抗Ｒ１は、ＭＯＳＦＥＴＱ１がオフ
状態にされているときのＭＯＳＦＥＴＱ２のゲート電圧
をそのしきい値電圧よりも若干高い電圧維持させること
ができる程度の著しく高い抵抗値にされる。同様に抵抗
Ｒ２も高抵抗値にされる。言い換えると、上記抵抗Ｒ
１、Ｒ２、ＭＯＳＦＥＴＱ１、Ｑ２のドレインリーク電
流を補償できる程度の高抵抗にされる。抵抗Ｒ１、Ｒ
２、ＭＯＳＦＥＴＱ２のゲート容量（図示しない）に蓄
積されている情報電荷が放電させられてしまうのを防ぐ
程度の電流供給能力を持つ。

この実施例に従うと、ＲＡＭがＣＭＯＳ−ＩＣ技術によ
って製造されるにもかかわらず、上記のようにメモリセ
ルＭＣはＮチャンネルＭＯＳＦＥＴとポリシリコン抵抗
素子とから構成される。

この実施例のメモリセル及びメモリアレイは、上記ポリ
シリコン抵抗素子に代えてＰチャンネルＭＯＳＦＥＴを
用いる場合に比べ、その大きさを小さくできる。すなわ
ち、ポリシリコン抵抗を用いた場合、駆動ＭＯＳＦＥＴ
Ｑ１又はＱ２のゲート電極と一体的に形成できるととも
に、それ自体のサイズを小型化できる。そして、Ｐチャ
ンネルＭＯＳＦＥＴを用いたときのように、駆動ＭＯＳ
ＦＥＴＱ１，Ｑ２から比較的大きな距離を持って離さな
ければならないことがないので無駄な空白部分が生じな
い。

同図において、ワード線Ｗ０は、ＸアドレスデコードＸ
ＤＣＲを構成する単位回路により選択される。すなわ
ち、単位回路は、ナンド（ＮＡＮＤ）ゲート回路Ｇ１と
その反転信号を形成するインバータ回路ＩＶ１とにより
構成される。インバータ回路ＩＶ１は、ワード線駆動回
路としての機能も持つ。このことは、他のワード線Ｗｎ
に設けられる単位回路（Ｇ２，ＩＶ２）についても同様
である。これらのナンドゲート回路Ｇ１，Ｇ２等の入力
端子に、複数ビットからなる所定の組み合わせからなる
相補的なＸアドレス信号とタイミング信号φとが供給さ
れる。ＸアドレスデコーダＸＤＣＲは、上記タイミング
信号φに同期して、上記相補的なＸアドレス信号を解読
し、１本のワード線を選択状態にさせる。

上記メモリアレイにおける一対の相補データ線Ｄ０，
０及びＤ１，１は、特制限されないが、差動型のセン
スアンプの入力端子に直接結合される。センスアンプ
は、ＮチャンネルＭＯＳＦＥＴＱ１１，Ｑ１２とＰチャ
ンネルＭＯＳＦＥＴＱ１３，Ｑ１４からなる一対のＣＭ
ＯＳインバータ回路の入力と出力とが交差接続されるこ
とによって構成されるラッチ回路と、上記Ｎチャンネル
ＭＯＳＦＥＴＱ１１，Ｑ１２の共通化されたソースと回
路の接地電位点との間に設けられたＮチャンネル型のパ
ワースイッチＭＯＳＦＥＴＱ１５から構成される。上記
ラッチ回路の一対の入出力端子は、相補データ線Ｄ０，
０に結合される。他の代表として示されている相補デ
ータ線Ｄ１，１にもＭＯＳＦＥＴＱ１６〜Ｑ２０から
なる上記同様のセンスアンプが設けられる。上記センス
アンプのパワースイッチＭＯＳＦＥＴＱ１５，Ｑ２０の
ゲートは、共通タイミング信号線ｓａｃにより共通に接
続される。

この実施例においては、それぞれ対とされた相補データ
線Ｄ０，０及びＤ１，１には、次のようなプリチャ
ージ回路が設けられる。各相補データ線Ｄ０，０及び
Ｄ１，１と電源電圧端子Ｖｃｃとの間には、プリチャ
ージ信号φｐによって制御されるＮチャンネル型のプリ
チャージＭＯＳＦＥＴＱ５〜Ｑ８が設けられる。また、
対とされた相補データ線Ｄ０，０間には、そのプリチ
ャージレベルを等しくさせるため、上記タイミング信号
φｐを受けるＮチャンネル型の短絡ＭＯＳＦＥＴＱ９が
設けられる。他の相補データ線Ｄ１，１等にも上記類
似のＭＯＳＦＥＴＱ１０が設けられる。上記プリチャー
ジ信号φｐは、チップ非選択期間、言い換えるならば、
メモリセルの情報保持期間において、電源電圧Ｖｃｃの
ようなハイレベルにされる。これにより、相補データ線
に対するプリチャージ動作が行われる。また、上記プリ
チャージ信号φｐは、読み出し／書込み動作サイクルに
おいて回路の接地電位のようなロウレベルにされる。

上記センスアンプが結合された相補データ線のうちの一
方の相補データ線Ｄ０，Ｄ１の信号は、特に制限されな
いが、Ｙ選択回路ＹＳＷを構成する論理ゲート回路を通
して１つの信号が選ばれてデータ出力バッフアＤＯＢの
入力端子に供給される。すなわち、読し出し系のＹ選択
回路ＹＳＷは、Ｙアドレス信号を解読するデコード部
と、このデコード部の出力信号によってそのゲートが制
御されるノア（ＮＯＲ）ゲート回路網から構成される。
上記データ出力バッファＤＯＢは、図示しない制御信号
によってその動作が制御され、動作状態にされていると
き、言い換えるならば、読み出し動作のときに上記選ば
れた信号を増幅して外部端子Ｄｏｕｔへ送出する。デー
タ出力バッファＤＯＢは、それが非動作状態にされたと
き出力を高インピーダンス状態又はフローティング状態
にされる。上記の読し出し系のゲート回路は、読み出し
／書込み制御信号Ｒ／Ｗの信号が、例えばハイレベルの
ときに動作させられる。

また、外部端子Ｄｉｎから供給される書込み信号は、デ
ータ入力バッファＤＩＢを介して取り込まれ、Ｙ選択回
路ＹＳＷを介して選択された相補データ線に伝えられ
る。すなわち、書込み系のＹ選択回路ＹＳＷは、上記書
込み信号とその反転信号を形成する回路と、上記書込み
信号とその反転信号からなる相補書込み信号を、Ｙデコ
ーダにより形成された選択信号によって動作状態にされ
るクロックインバータ構成の３状態出力回路から構成さ
れる。これらの３状態出力回路は、読み出し／書込み制
御信号Ｒ／Ｗの信号が、例えばロウレベルのときに動作
させられる。データ入力バッファＤＩＢは、それが非動
状態言い換えれば、情報保持状態又は読み出し状態にさ
れているときにその出力を高インピーダンス状態もしく
はフローテイング状態にされる。これによって、上記デ
ータ出力バッファＤＯＢの入力端子とデータ入力バッフ
ァＤＩＢの出力端子とを共通に接続することができる。

なお、Ｙ選択回路は、上記論理ゲート回路を用いる方式
の他、各相補データ線をカラムスイッチＭＯＳＦＥＴを
介して共通相補データ線に結合させるものとしてもよ
い。この場合、上記カラムスイッチＭＯＳＦＥＴのゲー
トに、Ｙデコーダ回路によって形成された選択信号が供
給される。そして、共通相補データ線に、上記データ出
力バッファＤＯＢの入力端子及びデータ入力バッファＤ
ＩＢの出力端子が結合される。

この実施例において、上記センスアンプの動作タイミン
グをメモリセルの選択動作に従った高精度で設定するた
め、次のダミーコーダ回路が形成される。すなわち、ダ
ミーデコーダ回路は、上記ＸデコーダＸＤＣＲを構成す
る単位回路と類似の回路構成とされたダミーゲート回路
ＤＧと、その遅延信号を形成するインバータ回路ＩＶ
３，ＩＶ４及び駆動用のインバータ回路ＩＶ５から構成
される。

第２図には、上記Ｘデコーダ回路ＸＤＣＲを構成する単
位回路Ｇ１と、ダミーゲート回路の一実施例の回路図が
示されている。

単位回路Ｇ１は、Ｐチャンネル型のプリチャージＭＯＳ
ＦＥＴＱ２１と、Ｎチャンネル型の駆動ＭＯＳＦＥＴＱ
２２〜Ｑ２３及びＮチャンネル型のデイスチャージＭＯ
ＳＦＥＴＱ２４が直列形態に接続されて接続される。駆
動ＭＯＳＦＥＴＱ２２〜Ｑ２３のゲートには、対応され
たアドレス信号ａ０〜ａｍ等が供給され、上記プリチャ
ージＭＯＳＦＥＴＱ２１とディスチャージＭＯＳＦＥＴ
Ｑ２４のゲートには、タイミング信号φが供給される。

ダミーゲート回路ＤＧは、上記単位回路と同様なＰチャ
ンネル型のプリチャージＭＯＳＦＥＴＱ２５と、Ｎチャ
ンネル型の駆動ＭＯＳＦＥＴＱ２６〜Ｑ２７及びＮチャ
ンネル型のデイスチャージＭＯＳＦＥＴＱ２８が直列形
態に接続されて構成される。駆動ＭＯＳＦＥＴＥＱ２６
〜Ｑ２７のゲートは、アドレス信号に代えて定常的に電
源電圧Ｖｃｃが供給され、上記プリチャージＭＯＳＦＥ
ＴＱ２１とデイスチャージＭＯＳＦＥＴＱ２４のゲート
には、タイミング信号φが供給される。これにより、ダ
ミーゲート回路ＤＧは、タイミング信号φのハイレベル
への変化、言い換えるならば、Ｘデコーダ回路ＸＤＣＲ
の動作開始に同期して常にロウレベルの選択信号を形成
する。インバータ回路ＩＶ３とＩＶ４は、上記Ｘデコー
ダ回路ＸＤＣＲにより選択されたメモリセルから相補デ
ータ線に読み出される信号レベルがセンスアンプの動作
に必要な所望のレベル差に応がるまでに要する時間であ
る数ｎｓの遅延時間を形成する。

ワード線とセンスアンプき動作タイミング信号線との信
号伝播遅延時間を等しくさせるため、両配線は、同じ配
線材料により構成される。これにより、ワード線Ｗ１等
とタイミング信号線ｓａｃとは同等な分布抵抗値を持つ
ようにされる。また、センスアンプを構成するパワース
イッチＭＯＳＦＥＴ１５、Ｑ２０等は、メモリセルの伝
送ゲートＭＯＳＦＥＴの２個分（Ｑ３，Ｑ４）の比較的
大きなサイズに設定される。これにより、上記ワード線
Ｗ１等とタイミング信号線ｓａｃに付加されるＭＯＳＦ
ＥＴのゲート容量がほゞ等しくされる結果、その浮遊容
量が等しく分布される。

第３図には、この実施例回路を動作の概略を説明するた
めの波形図が示されている。

チップ非期間において、図示しないプリチャージ信号φ
ｐはハイレベルにされ、相補データ線Ｄ０，０をＶｃ
ｃ−Ｖｔｈ（ＶｔｈはＭＯＳＦＥＴＱ５等のしきい値電
圧である）レベルにプリチャージさせる。また、タイミ
ング信号φはロウレベルにされる。これにより、Ｘデコ
ーダ回路ＸＤＣＲやダミーデコーダ回路を構成ナンドゲ
ート回路のプリチャージＭＯＳＦＥＴＱ２１，Ｑ２５等
がオン状態にされている。したがって、全ワード線及び
センスアンプの動作タイミング信号線ｓａｃはロウレベ
ルにされている。

メモリアクセスが開始されると、図示しないプリチャー
ジ信号φｐはロウレベルにされるとともに、アドレス信
号の取り込みが開始され、上記タイミング信号φはロウ
レベルからハイレベルに変化する。これにより、Ｘデコ
ーダ回路ＸＤＣＲを構成する各単位回路Ｇ１，Ｇ２等
と、ダミーゲート回路ＤＧが一斉にディスチャージ動作
を開始する。これにより、その入力アドレス信号が全て
ハイレベルとされた１つの単位回路Ｇ１等とダミーゲー
ト回路ＤＧの出力信号は、ほゞ同時にハイレベルからロ
ウレベルにされる。これにより、上記単位回路Ｇ１の出
力信号を受ける駆動回路ＩＶ１の出力信号がロウレベル
からハイレベルに変化してワード線Ｗ０をロウレベルか
らハイレベルに立ち上げる。ワード線Ｗ０のレベルがメ
モリセルの伝送ゲートＭＯＳＦＥＴのしきい値電圧以上
にされると、相補データ線Ｄ０，０等にはそれに結合
されたメモリセルの記憶情報に従ったレベル差が現れ
る。

一方、ダミーゲート回路ＤＧの出力信号は、インバータ
回路ＩＶ３，ＩＶ４を通して遅延されて駆動回路ＩＶ５
に伝えられるので、センスアンプのタイミング信号線ｓ
ａｃは、上記遅延時間だけ遅れてロウレベルからハイレ
ベルに立ち上がる。上記タイミング信号線ｓａｃのハイ
レベルへの立ち上がりにより、センスアンプのパワース
イッチＭＯＳＦＥＴＱ１５等がオン状態にされ、センス
アンプの活性化が行われる。各センスアンプは、上記相
補データ線Ｄ０，０に読み出された微少電位差を増幅
して、ロウレベル側のデータ線０を速くロウレベルに
引き抜き、ハイレベル側のデータＤ０を電源電圧Ｖｃｃ
のようなハイレベルに持ち上げる。これにより、同図に
点線で示したようにメモリセルのみによって行われる相
補データ線Ｄ０，０のレベル変化に対して、高速に相
補データ線の読み出し信号を拡大させることができるも
のである。

このようにそのレベル差が高速に拡大された相補データ
線の信号は、既に動作状態にされているＹ選択回路ＹＳ
Ｗを介して直ちにデータ出力バッファＤＯＢに伝えられ
るので、高速読み出し動作を実現できる。

なお、センスアンプを読み出し動作のときのみ動作状態
にさせる場合には、上記ダミーゲート回路ＤＧの１つの
入力に、読み出し動作モードの時にハイレベルにされる
信号を供給するものとすればよい。

〔効 果〕

(1)ダミーデコード回路を用いることにより、ワード線
選択信号とほゞ同期されたタイミング信号を形成するこ
とができる。この信号を遅延回路により遅延させること
により、メモリセルから相補データ線に読み出される読
み出し信号が所望のレベルにされたとき動作を開始する
センスアンプのタイミング信号を形成することができ
る。この場合、上記遅延時間は数ｎｓの極短い時間であ
るので、遅延回路を構成するインバータ回路等の素子バ
ラツキの影響を実質的に無視できる。この結果、プロセ
スバラツキに実質的に無関係に、センスアンプの動作タ
イミングをメモリセルの選択動作に対応された高精度に
設定できるから、センスアンプの増幅動作による動作の
高速化を図ることができるという効果が得られる。特に
ダミーデコーダの回路構成を、Ｘデコーダによる選択信
号形成論理に対応させ、さらにはＸデコーダ及びダミー
デコーダを共通の動作タイミング信号に同期動作させて
夫々の選択信号を形成させるようにすることにより、セ
ンスアンプの動作タイミングをメモリセルの選択動作に
対応させて高精度に最適化することを容易に得ることが
できる。

(2)ワード線とセンスアンプの動作タイミング信号線を
同じ配線材料により構成することにより、アドレスデコ
ーダ側から遠く離れた位置に配置されたメモリセルの選
択タイミングと、それに対応されたセンスアンプの動作
タイミングとの差も一定にできるから、プロセスバラツ
キに影響されることなく、高速動作化を実現できるとい
う効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲を種々変更可
能であることはいうまでもない。例えば、スタテイック
型ＲＡＭとしてのメモリセルは、ＰチャンネルＭＯＳＦ
ＥＴとＮチャンネルＭＯＳＦＥＴとを組合せて構成され
たスタテイック型フリップフロツプ回路を用いるもので
あってもよい。また、Ｘデコーダ回路は、ノアゲート回
路により構成されてもよい。これに応じてダミーゲート
もノアゲート回路から構成される。さらに、デコーダ回
路を複数段からなるゲート回路により分割して構成する
ものであってもよい。この場合、ダミーデコーダ回路も
類似の複数段回路により構成される。また、ダミーデコ
ーダ回路には、アドレス信号を供給して構成してもよ
い。例えば、第２図に示した回路において、直列形態の
駆動ＭＯＳＦＥＴをそれぞれ並列形態の一対のＭＯＳＦ
ＥＴにより構成し、非反転のアドレス信号ａ０〜ａｍと
反転のアドレス信号０〜ｍとをそれぞれ供給する構
成としてもよい。この場合には、タイミング信号φを省
略することができる。センスアンプの具体的回路構成
は、種々変形できるものである。

〔利用分野〕

この発明は、外部記憶装置としての半導体記憶装置の
他、ゲートアレイ等のディジタル集績回路に内蔵される
ＲＡＭ、１チップマイクロコンピュータに内蔵されるＲ
ＡＭ等にも同様に利用できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、 第２図は、そのＸデコーダ回路とダミーデコーダ回路の
一実施例を示す回路図、 第３図は、その動作の一例を説明するための波形図であ
る。 Ｍ−ＡＲＹ‥メモリアレイ、ＸＤＣＲ‥Ｘデコーダ、Ｍ
Ｃ‥メモリセル、ＹＳＷ‥Ｙ選択回路、ＤＯＢ‥データ
出力バッファ、ＤＩＢ‥データ入力バッファ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】伝送ゲートＭＯＳＦＥＴの選択端子がワー
   ド線に結合されると共に、当該伝送ゲートＭＯＳＦＥＴ
   のデータ入出力端子が相補データ線に結合されてマトリ
   クス配置された複数個のメモリセルと、 第１のタイミング信号に同期してアドレス信号をデコー
   ドすることによりワード線に選択信号を出力する単位回
   路がワード線の一端に一対一対応で結合されたＸデコー
   ダと、 上記夫々の相補データ線に設けられ、夫々は一つのメモ
   リセルにおける伝送ゲートＭＯＳＦＥＴの入力ゲート容
   量に等しい入力ゲート容量を持つパワースイッチＭＯＳ
   ＦＥＴを備え、当該パワースイッチＭＯＳＦＥＴのオン
   動作に同期して相補データ線間の電位差を増幅するセン
   スアンプと、 上記Ｘデコーダの単位回路と同等の回路素子を含み、上
   記第１のタイミング信号の変化に同期して活性化レベル
   に変化される第２のタイミング信号を形成するダミーゲ
   ート回路と、 上記ダミーゲート回路の出力を受け、ワード線選択動作
   によって相補データ線に現れる電位差がセンスアンプの
   増幅動作上望ましい所定のレベルにされるまでの所定時
   間だけ上記第２のタイミング信号を遅延させる遅延回路
   と、 上記遅延回路の出力に一端が結合され、上記夫々のセン
   スアンプのパワースイッチＭＯＳＦＥＴのゲートが順次
   直列的に結合されると共に、上記ワード線と実質的に等
   しい分布抵抗を有するセンスアンプ制御線と、 を備えて成るものであることを特徴とする半導体記憶回
   路。
2. 【請求項２】上記ワード線とセンスアンプ制御線とは同
   一配線材料にて形成されたものであることを特徴とする
   特許請求の範囲第１項記載の半導体記憶回路。
3. 【請求項３】上記メモリセルは、スタティック型メモリ
   セルであることを特徴とする特許請求の範囲第１項又は
   第２項記載の半導体記憶回路。
4. 【請求項４】上記半導体記憶回路は、１チップマイクロ
   コンピュータに内蔵されてなるものであることを特徴と
   する特許請求の範囲第１項乃至第３項の何れか１項記載
   の半導体記憶回路。