JPH0691193B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0691193B2 JPH0691193B2 JP61161897A JP16189786A JPH0691193B2 JP H0691193 B2 JPH0691193 B2 JP H0691193B2 JP 61161897 A JP61161897 A JP 61161897A JP 16189786 A JP16189786 A JP 16189786A JP H0691193 B2 JPH0691193 B2 JP H0691193B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- conductivity type
- driving
- region
- npn transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体デバイスの構造に関し、特にコイルなど
の負荷を用いたモータの駆動用半導体装置における寄生
トランジスタ発生防止対策に関する。
の負荷を用いたモータの駆動用半導体装置における寄生
トランジスタ発生防止対策に関する。
コイルなどのインダグタンス（Ｌ負荷）を用いたモータ
の駆動用半導体装置の例は（株）日立製作所発行のOA
（オフイス・オートメーション）,FA（ファクトリ・オ
ートメーション）機器制御トランジスタカタログ（1985
年２月発行）に記載されており、その内容は第３図にそ
の概略を回路図で示すとおりである。
の駆動用半導体装置の例は（株）日立製作所発行のOA
（オフイス・オートメーション）,FA（ファクトリ・オ
ートメーション）機器制御トランジスタカタログ（1985
年２月発行）に記載されており、その内容は第３図にそ
の概略を回路図で示すとおりである。
第３図に示されるモータ駆動用半導体装置ICは、モータ
コイルL1,L2,L3の回転位置検出用の３個のホール素子
H1,H2,H3と、この３個のホール素子H1,H2,H3からの出力
を受ける３個のホールアンプA1,A2,A3と、このホールア
ンプA1,A2,A3の６個の出力を入力とするマトリックス回
路（MATRIX CIRCUIT）Ｂと、このマトリックス回路Ｂの
出力によって動作する３つのドライバ回路C1,C2,C3と、
ドライバ回路C1,C2,C3のそれぞれの出力により駆動され
るモータコイルL1,L2,L3とを含む。マトリックス回路Ｂ
の出力は前記ホールアンプA1,A2,A3から入力される信号
の組合せによって所定に決められており、このマトリッ
クス回路Ｂの出力により、モータコイルL1,L2,L3への通
電電流の方向が制御される。マトリックス回路Ｂの出力
は同図に示される様にドライバ回路C1の制御用トランジ
スタQ1,Q2のベース電極に入力され、上記制御用トラン
ジスタQ1,Q2の出力信号はモータコイルL1を駆動する出
力段回路としてのパワートランジスタQ3,Q4のそれぞれ
のベース電極に入力されている。尚、D1,D2はトランジ
スタQ3,Q4の破壊防止用のダイオード、R1は抵抗を示
す。またドライバ回路C1とC2,C3とは同一回路構成であ
るため略してある。
コイルL1,L2,L3の回転位置検出用の３個のホール素子
H1,H2,H3と、この３個のホール素子H1,H2,H3からの出力
を受ける３個のホールアンプA1,A2,A3と、このホールア
ンプA1,A2,A3の６個の出力を入力とするマトリックス回
路（MATRIX CIRCUIT）Ｂと、このマトリックス回路Ｂの
出力によって動作する３つのドライバ回路C1,C2,C3と、
ドライバ回路C1,C2,C3のそれぞれの出力により駆動され
るモータコイルL1,L2,L3とを含む。マトリックス回路Ｂ
の出力は前記ホールアンプA1,A2,A3から入力される信号
の組合せによって所定に決められており、このマトリッ
クス回路Ｂの出力により、モータコイルL1,L2,L3への通
電電流の方向が制御される。マトリックス回路Ｂの出力
は同図に示される様にドライバ回路C1の制御用トランジ
スタQ1,Q2のベース電極に入力され、上記制御用トラン
ジスタQ1,Q2の出力信号はモータコイルL1を駆動する出
力段回路としてのパワートランジスタQ3,Q4のそれぞれ
のベース電極に入力されている。尚、D1,D2はトランジ
スタQ3,Q4の破壊防止用のダイオード、R1は抵抗を示
す。またドライバ回路C1とC2,C3とは同一回路構成であ
るため略してある。
ドライバ回路は同図に示されるようにPNPトランジスタQ
1とNPNトランジスタQ2〜Q4とから構成されており、上記
トランジスタQ3,Q4がパワートランジスタとなってい
る。
1とNPNトランジスタQ2〜Q4とから構成されており、上記
トランジスタQ3,Q4がパワートランジスタとなってい
る。
モータ駆動時においてはマトリックス回路の出力U,V,W
の高低でそれぞれのドライバ回路C1,C2,C3内のパワート
ランジスタの内２つが導通する。たとえば、ある時点で
Ｗ＞Ｖ＞Ｕであるなら、ドライバ回路C1内のQ3と、ドラ
イバ回路C3内のトランジスタで上記ドライバ回路C1内の
Q4に対応するトランジスタがONし、モータコイルL1,L3
に図示の如く電流I1が流れることになる。
の高低でそれぞれのドライバ回路C1,C2,C3内のパワート
ランジスタの内２つが導通する。たとえば、ある時点で
Ｗ＞Ｖ＞Ｕであるなら、ドライバ回路C1内のQ3と、ドラ
イバ回路C3内のトランジスタで上記ドライバ回路C1内の
Q4に対応するトランジスタがONし、モータコイルL1,L3
に図示の如く電流I1が流れることになる。
モータ駆動回路においては、モータコイルL1,L2,L3への
通電電流の方向を６通りに変化させることによってモー
タの回転制御を行なう。そのためＬ負荷として作用する
モータコイル（L1,L2,L3）には、通電電流方向の変化に
より逆起電力が発生する。
通電電流の方向を６通りに変化させることによってモー
タの回転制御を行なう。そのためＬ負荷として作用する
モータコイル（L1,L2,L3）には、通電電流方向の変化に
より逆起電力が発生する。
たとえば、モータコイルL1のインダクタンス成分により
逆電力が発生し、出力ピンp1が瞬間的に接地電位以下と
なる。一方、制御用トランジスタQ2のコレクタ電極は電
源電位近傍の電位となっているため、制御用トランジス
タQ2と出力トランジスタQ4とが近接して配置されると同
図に点線で示されるような寄生トランジスタQxが導通
し、誤動作が発生する。
逆電力が発生し、出力ピンp1が瞬間的に接地電位以下と
なる。一方、制御用トランジスタQ2のコレクタ電極は電
源電位近傍の電位となっているため、制御用トランジス
タQ2と出力トランジスタQ4とが近接して配置されると同
図に点線で示されるような寄生トランジスタQxが導通
し、誤動作が発生する。
第４図は上記寄生トランジスタQxの発生原因をデバイス
断面図であらわしたものである。同図においては寄生ト
ランジスタQxはNPNトランジスタQ2,Q4の２つのｎ型コレ
クタ領域2a,2bと、ｐ型半導体基板１とによって構成さ
れる。寄生トランジスタQxの発生は下記の様に起こる。
第３図に示し電流I1が次の時点で電流I2のように相切換
されたとすると、負荷L1に逆起電力が発生し、出力ピン
p1の電位が瞬間的に接地電位（GND又はOV）下がると、O
FF状態のトランジスタQ4のコレクタ領域2bも同様に接地
電位以下となる。一方、ｐ型半導体基板１はGND電位で
あり、OFF状態のトランジスタQ2のコレクタ領域2aは電
源電位（VCC）近傍の電位である。そのため、コレクタ
領域2aをコレクタとし、ｐ型基板１をベースとし、コレ
クタ領域2bをエミッタとする寄生トランジスタQxが発生
する。この寄生トランジスタQxはｐ型基板１の電位とコ
レクタ領域2bの電位の差が約0.7V以上となるとONする。
このような寄生npnトランジスタQxの発生を阻止する手
段として、本願発明者らは、１）VCCの島（抵抗の島）,
2）エミッタがVCCにつながるＬ−pnpトランジスタ,3）
エミッタがVCCにつながるＬ−npnトランジスタにおいて
そのベースにコレクタがつながるnpnトランジスタ、な
どの素子を負電位となるエピタキシャル層（コレクタ領
域2b）からできるだけ離して配置していた。そのためア
ルミニウム（Al）配線の布線距離が長くなり、レイアウ
ト設計も難しくなっていた。
断面図であらわしたものである。同図においては寄生ト
ランジスタQxはNPNトランジスタQ2,Q4の２つのｎ型コレ
クタ領域2a,2bと、ｐ型半導体基板１とによって構成さ
れる。寄生トランジスタQxの発生は下記の様に起こる。
第３図に示し電流I1が次の時点で電流I2のように相切換
されたとすると、負荷L1に逆起電力が発生し、出力ピン
p1の電位が瞬間的に接地電位（GND又はOV）下がると、O
FF状態のトランジスタQ4のコレクタ領域2bも同様に接地
電位以下となる。一方、ｐ型半導体基板１はGND電位で
あり、OFF状態のトランジスタQ2のコレクタ領域2aは電
源電位（VCC）近傍の電位である。そのため、コレクタ
領域2aをコレクタとし、ｐ型基板１をベースとし、コレ
クタ領域2bをエミッタとする寄生トランジスタQxが発生
する。この寄生トランジスタQxはｐ型基板１の電位とコ
レクタ領域2bの電位の差が約0.7V以上となるとONする。
このような寄生npnトランジスタQxの発生を阻止する手
段として、本願発明者らは、１）VCCの島（抵抗の島）,
2）エミッタがVCCにつながるＬ−pnpトランジスタ,3）
エミッタがVCCにつながるＬ−npnトランジスタにおいて
そのベースにコレクタがつながるnpnトランジスタ、な
どの素子を負電位となるエピタキシャル層（コレクタ領
域2b）からできるだけ離して配置していた。そのためア
ルミニウム（Al）配線の布線距離が長くなり、レイアウ
ト設計も難しくなっていた。
本発明は上記した問題を解決するためになされたもので
あり、その目的はＬ負荷を駆動する半導体装置におい
て、一部に瞬間的電位低下がある場合に、それによる寄
生トランジスタの動作するのを防ぎ、しかもAl配線の布
線距離が短くできるような構造を提供することにある。
あり、その目的はＬ負荷を駆動する半導体装置におい
て、一部に瞬間的電位低下がある場合に、それによる寄
生トランジスタの動作するのを防ぎ、しかもAl配線の布
線距離が短くできるような構造を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記載及び添付図面から明らかになろう。
本明細書の記載及び添付図面から明らかになろう。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば下記のとおりである。
要を簡単に説明すれば下記のとおりである。
すなわち、Ｌ負荷を駆動する半導体装置において、高電
位にある半導体島領域と出力側の負電位になる可能性の
ある半導体島領域の間に、電位を浮かせた（フローティ
ング）半導体島領域を介在させるものである。
位にある半導体島領域と出力側の負電位になる可能性の
ある半導体島領域の間に、電位を浮かせた（フローティ
ング）半導体島領域を介在させるものである。
上記した手段によれば、高電位の島領域と負電位となる
可能性のある島領域との間にフローティングの島領域が
あることによって、横形寄生npnトランジスタQxのベー
ス幅WBを広くすることになりその電流増幅率hFEを低下
させて、前記目的を達成することができる。
可能性のある島領域との間にフローティングの島領域が
あることによって、横形寄生npnトランジスタQxのベー
ス幅WBを広くすることになりその電流増幅率hFEを低下
させて、前記目的を達成することができる。
第１図は本発明の一実施例を示すものであって、インダ
クタンスＬ負荷を駆動するモータ駆動用パワーICの一部
縦断面図である。
クタンスＬ負荷を駆動するモータ駆動用パワーICの一部
縦断面図である。
１はｐ−Si基板（サブストレート）2a,2b,2cはエピタキ
シャルｎ−Si層で、アイソレーションp+層３によってエ
ピタキシャル半導体の島領域に分離される。このうち、
npnトランジスタQ2の形成された高電位のエピタキシャ
ル層（たとえばVCC電位を有する島領域2a）と出力用npn
トランジスタQ4が形成され、Ｌ負荷の逆起電力によって
負電位となる可能性のあるエピタキシャル層2bとの間に
バッファーとして電位的に独立したフローティングのエ
ピタキシャル層（島領域）2cを介在させる。
シャルｎ−Si層で、アイソレーションp+層３によってエ
ピタキシャル半導体の島領域に分離される。このうち、
npnトランジスタQ2の形成された高電位のエピタキシャ
ル層（たとえばVCC電位を有する島領域2a）と出力用npn
トランジスタQ4が形成され、Ｌ負荷の逆起電力によって
負電位となる可能性のあるエピタキシャル層2bとの間に
バッファーとして電位的に独立したフローティングのエ
ピタキシャル層（島領域）2cを介在させる。
第２図は第１図に示したモータ駆動パワートランジスタ
を有するICチップの全体を概略的に示す平面図である。
同図において斜線ハッチングを施した部分がフローティ
ング・エピタキシャル領域であり、パワートランジスタ
Q3,Q4（他のパワートランジスタも含む）と制御用トラ
ンジスタQ1,Q2（他の制御トランジスタも含む）との間
にチップ一辺Ｙから上記辺Ｙと平行な辺Ｚとにわたって
設けられる。このような構造とすることにより、出力ピ
ンp1が負の電位になり寄生npnトランジスタがONしても
寄生電流をおさえることができる。
を有するICチップの全体を概略的に示す平面図である。
同図において斜線ハッチングを施した部分がフローティ
ング・エピタキシャル領域であり、パワートランジスタ
Q3,Q4（他のパワートランジスタも含む）と制御用トラ
ンジスタQ1,Q2（他の制御トランジスタも含む）との間
にチップ一辺Ｙから上記辺Ｙと平行な辺Ｚとにわたって
設けられる。このような構造とすることにより、出力ピ
ンp1が負の電位になり寄生npnトランジスタがONしても
寄生電流をおさえることができる。
すなわち、第１図に示すようにアイソレーションｐ層を
中心に発生した寄生npnトランジスタQxのベース幅（W
B）は実質的に広くなり、実効的な寄生npnトランジスタ
QxのhFEを低下させ、寄生電流を減少させることができ
る。又、素子配置として出力トランジスタ（パワートラ
ンジスタ）につながる素子をパワートランジスタ近傍に
配置することができるのでAl配線の布線距離が短くな
る。
中心に発生した寄生npnトランジスタQxのベース幅（W
B）は実質的に広くなり、実効的な寄生npnトランジスタ
QxのhFEを低下させ、寄生電流を減少させることができ
る。又、素子配置として出力トランジスタ（パワートラ
ンジスタ）につながる素子をパワートランジスタ近傍に
配置することができるのでAl配線の布線距離が短くな
る。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能である。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能である。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおり。
て得られる効果を簡単に説明すれば下記のとおり。
すなわち、寄生npnトランジスタのhFEを低下させ寄生電
流を減少させるとともにAl配線の引回しをなくすことが
できる。
流を減少させるとともにAl配線の引回しをなくすことが
できる。
第１図は本発明の一実施例を示すパワーICの一部断面図
である。 第２図は同じく平面図である。 第３図は従来のパワーICの回路図である。 第４図は従来のパワーICの一部断面図である。 １……p-型Si基板（サブストレート）、2a,2b……n-型
エピタキシャル層（島領域）、2c……フローティング・
エピタキシャル層（島領域）、３……アイソレーション
ｐ層。
である。 第２図は同じく平面図である。 第３図は従来のパワーICの回路図である。 第４図は従来のパワーICの一部断面図である。 １……p-型Si基板（サブストレート）、2a,2b……n-型
エピタキシャル層（島領域）、2c……フローティング・
エピタキシャル層（島領域）、３……アイソレーション
ｐ層。
フロントページの続き (72)発明者 関 邦夫 群馬県高崎市西横手町111番地 株式会社 日立製作所高崎工場内 (56)参考文献 特開 昭58−186947（ＪＰ，Ａ) 特開 昭60−57950（ＪＰ，Ａ)
Claims (1)
- 【請求項１】出力端子にコレクタが接続されインダクタ
ンス負荷を駆動する第１の駆動用NPNトランジスタと、
上記出力端子にエミッタが接続されインダクタンス負荷
を駆動する第２の駆動用NPNトランジスタと、上記第１
の駆動用NPNトランジスタのベース電流を制御する第１
の制御用PNPトランジスタと、上記第２の駆動用NPNトラ
ンジスタのベース電流を制御する第２の制御用NPNトラ
ンジスタとを含み、上記各トランジスタが第１導電型の
半導体基板の一主面に形成され、これらのトランジスタ
間には基板と同じ第１導電型の拡散層からなるアイソレ
ーション領域が設けられて素子間の分離が行なわれるよ
うにされたインダクタンス負荷駆動回路を構成する半導
体装置において、 少なくとも上記第２の駆動用トランジスタの第２導電型
コレクタ領域と上記第２の制御用トランジスタの第２導
電型コレクタ領域との間の基板主面上には、 第１導電型の拡散層からなるアイソレーション領域およ
びこのアイソレーション領域によって囲まれて電位的に
フローティングな第２導電型の半導体領域が設けられて
なることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61161897A JPH0691193B2 (ja) | 1986-07-11 | 1986-07-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61161897A JPH0691193B2 (ja) | 1986-07-11 | 1986-07-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6318660A JPS6318660A (ja) | 1988-01-26 |
| JPH0691193B2 true JPH0691193B2 (ja) | 1994-11-14 |
Family
ID=15744089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61161897A Expired - Lifetime JPH0691193B2 (ja) | 1986-07-11 | 1986-07-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691193B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5446300A (en) * | 1992-11-04 | 1995-08-29 | North American Philips Corporation | Semiconductor device configuration with multiple HV-LDMOS transistors and a floating well circuit |
| EP0782197B1 (en) * | 1995-12-29 | 2001-06-06 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Integrated electronic device with reduced parasitic currents, and corresponding method |
| JP4228210B2 (ja) | 2003-09-26 | 2009-02-25 | サンケン電気株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58186947A (ja) * | 1982-04-26 | 1983-11-01 | Nec Corp | 半導体装置 |
| JPS6057950A (ja) * | 1983-09-09 | 1985-04-03 | Hitachi Ltd | 半導体集積回路装置 |
-
1986
- 1986-07-11 JP JP61161897A patent/JPH0691193B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6318660A (ja) | 1988-01-26 |
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