JPH01291457A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 くイ）産業上の利用分野 本発明は半導体集積回路に関し、特に差動増幅回路のエ
ミッタが共通接続されたトランジスタの破壊を防止する
ものである。

（ロ）従来の技術 従来提案されている静電破壊装置としては、例えば特開
昭５９−１１０１６７号公報（第４図）の如きものがあ
った。（５１）は半導体集積回路の入力ＮＰＮ）ランジ
スタ、（５２）が入力トランジスタフ５１）の静電破壊
を防止するために一般的に設けられている静電破壊防止
用ダイオードであり、（５３）　、　（５４）は通常用
いられている電源Ｖ　ＣＣ＋　Ｖ　Ｋ　Ｗである。

負のサージが入力端子（５５）に加えられた場合、静電
破壊防止用ダイオード（５２）が設けられていないと、
ベース・エミッタ接合、ベース・コレクタ接合は逆バイ
アスされ、特にベース・エミッタ接合は、不純物濃度が
高いために耐圧が低く、ブレークダウンし容易に破壊さ
れるが、前述の静電破壊防止用ダイオード（５２）を設
けることにより負のサージはダイオード（５２）を介し
て放電され、静電破壊が防止される。このダイオードを
以下第１のダイオードと呼ぶ。

前述の構成に於いて、共通エミッタ領域よりグランド（
ＧＮＤ）に一定電流を流すために、例えは第１図の第３
のトランジスタの如く、動作電流源としてトランジスタ
を設けることがある。

（ハ）発明が解決しようとする課題 前記動作電流源としてのトランジスタは、別に設けたア
イランド内に形成され、またコレクタ抵抗低減のために
埋込み層が設けられる。

この構成であると共通エミッタとトランジスタのコレク
タとの間からグランドに、等測的にダイオード（以下第
２のダイオードと呼ぶ。）が構成される。ここではＮ＋
型の埋込み層がカソード、′Ｐ型の半導体基板がアノー
ドとなる。

一方、グランド電極を前記動作電流源としてのトランジ
スタの近傍に設けた場合、負のサージが入力端子に加わ
ると、電流はＶ□より第２のダイオードを通り、入力Ｎ
ＰＮ　トランジスタ（５１）（７）エミッタ・ベースを
介して入力端子へと流れるか、第１のダイオードを通り
入力端子へと流れるが、グランド電極が前記動作電流源
とし工のトランジスタの近傍に形成されているために、
第２のダイオードの方がオン抵抗が小さくなり、第２の
ダイオードを介して放電される。従って前記入力ＮＰＮ
トランジスタ（５１）のベース・エミッタ接合を破壊し
てしまう。

（ニ）課題を解決するための手段 本発明は前述の課題に鑑みてなされ、エミッタが共通接
続されている第１および第２のトランジスタ（１）　、
　（２）と、この第１および第２のトランジスタ（１）
　、　（２）のベースに夫々接続される第１および第２
の入力端子（３）　、　（４）と、前記第１および第２
のトランジスタ（１）　、　（２）の共通エミッタに接
続される定電流用の第３のトランジスタ（７）と、前記
第１のトランジスタ（１）のベースとグランド電極＜８
）間に接続される第１のダイオード（１０）と、前記第
３のトランジスタ（７）のコレクタとグランド電極（８
）間に接続される第２のダイオード（１１）とを備え、
前記第１のダイオード（１０）の方が前記第２のダイオ
ード（１１）よりオン抵抗を小さくすることで解決する
ものである。

（ホ）作用 第１図に示す第１のダイオード（１０）は、第２図に示
すようにＰ型の半導体基板（２１）とＮ”型の埋込み層
り２８）で形成され、第２のダイオード（１１）は、Ｐ
型の半導体基板（２１）とＮ“型の埋込み層〈２９）で
形成されている。

従って第１のダイオード（１０）のオン抵抗を第２のダ
イオード（１１）より小さくすることで、ダイオードの
応答性を高め第１のトランジスタ（１）にサージ電流が
流れなくなる。

この方法として、前記Ｐ型の半導体基板（２１）と継が
っているＰ＋型の分離領域（２３）とオーミックコンタ
クトするグランド電極（４６）の位置を、第２図の如く
第１のダイオード（１０）が形成される第４のアイラン
ド（２６）周囲の分離領域（２３）にすることで、グラ
ンド電極（４６）から第１のダイオード（１０）までの
到達距離が、第２のダイオード（１１）までの到達距離
より小さくなる。

（へ）実施例 以下に本発明の実施例を第１図乃至第３図を参照しなが
ら詳述する。

先ず第１図を参照しながら詳述する。図に示すようにエ
ミッタが共通接続されている第１および第２のトランジ
スタ（１）　、　（２）があり、この第１および第２の
トランジスタ（１）　、　（２）のベースに夫々接続さ
れる第１および第２の入力端子（３）　、　（４）があ
る。

ここでは例えばホール素子の出力がこの入力端子（３）
　、　（４＞に接続きれ、前記第１および第２のトラン
ジスタ（１）　、　（２）のコレクタより導出される出
力端子（５）　、　（６）より出力が取り出されている
。

次に前記第１および第２のトランジスタ（１）。

（２）の共通エミッタに接続される定電流用の第３のト
ランジスタ（７〉と、この第３のトランジスタ（７）の
エミッタとグランド電極（８）とを継ぐ抵抗（９）があ
る。

ここで第３のトランジスタ（７）のベースには定電圧が
印加され、共通エミッタより流出する電流は一定となっ
ている。

次に第１のトランジスタ（１）のベースとグランド電極
（８）間に接続される第１のダイオード（１０）と、前
記第３のトランジスタ（７）のコレクタとグランド電極
（８）間に接続される第２のダイオード（１１）がある
。

更には第１および第２のトランジスタ（１）　、　（２
）のコレクタは、第３および第４のダイオード（１２）
　、　（１３）を介して接続される電源端子（１４）が
ある。ここで本発明の特徴とする点は、第１のダイオー
ド（１０）を第２のダイオードク１１）のオン抵抗より
小さくすることにある。そして小さくすることでサージ
電流を第１のダイオード（１０）を介して放出すること
ができる。

以上の構成が半導体集積回路の一部である差動増幅回路
となる。

これを実施したものを第２図に示す、先ずＰ型の半導体
基板（２１）があり、この半導体基板（２１）上に積層
されたエピタキシャル層（２２）がある。またこの半導
体基板（２１）とエピタキシャル層（２２）どの間には
、Ｎ１型の埋込み層がある。

次に前記エピタキシャル層（２２）表面より前記半導体
基板（２１）へ到達するＰ＋型の分離領域（２３）があ
る、この分離領域（２３）で複数のアイランドが形成さ
れることになり、第２図では第１．第３および第４のア
イランド（２４）　、　（２５）　、　（２６）が示さ
れている。ただし実際には第３図の如く、第１乃至第４
のアイランド（２４）　、　（２７）　、　（２５）　
、　（２６）が形成され、第２図の如くアイランド内に
はＮ９型の第１乃至第４の埋込み層が形成され、第２図
では第１、第３および第４の埋込み層（２８）　、　（
２９）　、　（３０）が図示されている。

次に第１乃至第３のアイランド（２４）　、　（２７）
　、　（２５）には、夫々Ｐ型の第１乃至第３のベース
領域（３１）　、　（３２）　、　（３３）があり、こ
のベース領域（３１）　、　（３２）　、　（３３）に
は夫々Ｎ９型の第１乃至第３のエミッタ領域（３４）　
、　（３５）　、　（３６）がある。また第１乃至第３
のコレクタ領域（３７）　、　（３８）　、　（３９）
にはＮ″″型のコレクタコンタクト領域（４０）　、　
（４１）　、　（４２）が形成されている。

続いて第４のイランド（２６）の表面には、Ｎ１型のコ
ンタクト領域（４３）がある。

更に前記第４のアイランドを囲む分離領域には、Ｐ１型
のグランドコンタクト（４５）を介してグランド電極（
４６）がＰ型の半導体基板（２１）とオーミックコンタ
クトされている。

最後にエピタキシャル層（２２）上の絶縁膜を介して夫
々の電極が形成されている。！極の配線は第１図の等価
回路図と同じであるので説明は省略する。

ここでこの配線は、実際は第３図の如く多層構造であり
、第１層電極は一点鎖線で、第２層電極は二点鎖線で示
しである。

従って第１図で示した第１および第２のダイオード（１
）　、　（２）は、夫々Ｐ型の半導体基板（２１）と第
４の埋込み層（３０）、およびＰ型の半導体基板（２１
）と第３の埋込み層（２９）とで構成される。

第２図に於いて本発明の特徴となる点は、前記グランド
電極（４６）のコンタクト位置にある。つまり第４のア
イランド（２６）を囲む分離領域（２３）にグランド電
極（４６）をコンタクトすると、グランド電極（４６）
より第１の入力端子（４７）へ流れる電流路は、第２図
に示すようにアの電流路となる。イの電流路も考えられ
るが図からも判る通り電流路が長いので、第２のダイオ
ード（１１）のオン抵抗が大きくなり、第２のダイオー
ド（１１）を介して第１のトランジスタ（１）のエミッ
タ・ベース間へ流れる電流は抑制される。

最後に第３図を参照しながら詳述する。三点鎖線で示し
であるのがアイランドで、上段の右から２個までの素子
が、第２および第１のトランジスタ（２）　、　（１）
で、×印は上よりコレクタ、ベースおよびエミッタのコ
ンタクトである。また第１のトランジスタ（１）の左隣
は、第３のトランジスタ（７）であり、下段の大きなア
イランド（２６）は第１のダイオード（１０）が形成さ
れている第４のアイランドである。

第４のアイランド（２６）の右下にはグランド電極（４
６）が形成されており、半導体チップの周辺に形成され
ている。

前記大きなアイランド（２６）は支障がない限り大きく
設けることで大電流を流すことができ、第３のトランジ
スタフ７）の近傍にはグランド電極は設けない。

またグランド電極を半導体チップの周辺に設けることで
、半導体基板のグランド電位の安定化が図れ、ＩＣ回路
の電気的特性の安定に寄与する。

またポンディングパッドの近傍に位置するので、必要に
応じて設けている入力保護ダイオードの応答性に対し効
果を発揮する。

（ト）発明の効果 以上の説明からも明らかな如く、第１の入力端子（３）
に設けた第１のダイオード（１０）のオン抵抗を小さく
することで、第２のダイオード（１１）へサージ１流が
流れるのを抑制でき、サージの負電圧に対して保護をし
、破壊を防止できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示し半導体集積回路の等価
回路図、第２図は第１図をチップに応用した際の断面図
、第３図は、第１図をチップ・に応用した際の平面図、
第４図は従来の半導体集積回路の等価回路図である。 （１）・・・第１のトランジスタ、（２）・・・第２の
トランジスタ、　り３）・・・第１の入力端子、　（４
）・・・第２の入力端子、（７）・・・第３のトランジ
スタ、　（８）・・・グランド電極、　（１０）・・・
第１のダイオード、（１１）・・・第２のダイオード、
　（１４）・・・電源端子、（２１）・・・半導体基板
、　（２２）・・・エピタキシヤル層、（２３）・・・
分離領域、　＜２８＞　、　（２１１１）　、　（３０
）・・・第１．第３および第４の埋込み層、　（４６）
・・・グランド電極、　（４７）・・・第１の入力端子
。

Claims (4)

【特許請求の範囲】
1. （１）エミッタが共通接続されている第１および第２の
   トランジスタと、この第１および第２のトランジスタの
   ベースに夫々接続される第１および第２の入力端子と、
   前記第１および第２のトランジスタの共通エミッタに接
   続される定電流用の第３のトランジスタと、前記第１の
   トランジスタのベースとグランド電極間に接続される第
   １のダイオードと、前記第３のトランジスタのコレクタ
   とグランド電極間に接続される第２のダイオードとを備
   え、前記第１のダイオードの方が前記第２のダイオード
   よりオン抵抗が小さいことを特徴とした半導体集積回路
   。
2. （２）第１乃至第３のトランジスタおよび第１のダイオ
   ードは、夫々第１乃至第４のアイランド内に形成され、
   前記第１および第２のダイオードは、夫々のアイランド
   内に有る埋込み層と、この埋込み層の下層にある半導体
   基板とで構成される請求項第１項記載の半導体集積回路
   。
3. （３）第１のダイオードが形成される第４のアイランド
   周囲の分離領域に、グランド電極を設ける請求項第２項
   記載の半導体集積回路。
4. （４）第１のダイオードおよびグランド電極を半導体チ
   ップの周辺に設ける請求項第２項または第３項記載の半
   導体集積回路。