JPH0691220B2 - 半導体メモリ構造体及びその製造方法 - Google Patents

半導体メモリ構造体及びその製造方法

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JPH0691220B2
JPH0691220B2 JP60009996A JP999685A JPH0691220B2 JP H0691220 B2 JPH0691220 B2 JP H0691220B2 JP 60009996 A JP60009996 A JP 60009996A JP 999685 A JP999685 A JP 999685A JP H0691220 B2 JPH0691220 B2 JP H0691220B2
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layer
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material layer
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ソーン、イーエムアイ、ノース、アメリカ、インコーポレーテッド
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    • H—ELECTRICITY
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ構造体とその製造方法及び半導体
構造体製造方法に関する。
〔従来技術と問題点〕
半導体メモリ構造体製造の現在の技術で最も難しい問題
の一つは単一チップ上でメモリセル容量を大きくするこ
とである。典型的な例として、ダイナミックRAMの容量
が64Kから256Kに更に１メガバイト台にまで大きくなる
につれて、チップの全体寸法を適当な大きさにして置く
にはメモリセル間の間隔を減らす必要がある。しかし、
メモリセル間の間隔を減らすと、メモリセル間の間隔の
分離特性を維持することが必要になる。メモリセル間の
間隔の分離特性が維持されない場合は、メモリセルから
メモリセルへ漏れが生じてメモリチップの信頼度は許容
されないものとなる。
同様に、１チップ当りのメモリセルの数が増えても、各
メモリセルのキャパシタンスは相対的に一定に保たねば
ならない。これは、従来のチップ領域設計概念と根本的
に一致していないことが分る。すべてのチップは大気中
でアルファ線放射を受けるために、メモリセル自体のキ
ャパシタンスは重要である。全キャパシタンス容量が小
さすぎる場合は、半導体メモリセル構造体内のアルファ
粒子の衝撃によって蓄積電荷は容易に中和されてしま
う。
〔発明の目的および効果〕
本発明は半導体メモリ構造体およびその製造方法に係
り、各メモリセル間の間隔の必要条件と、物理的・電気
的必要条件とを調和させようとするものである。
本発明は一面では、複数個のメモリセルを備え各メモリ
セルはそれぞれのセルキャパシタンスを有し、隣り合っ
たメモリセル間の分離がなされた半導体メモリ構造体製
造方法において、酸化物層をシリコン基体上に形成する
工程と、酸化物層を貫通して孔をエッチングにより形成
してメモリセル間の間隔を決める工程と、エッチングに
よって形成された孔の中へ不純物を注入しメモリセルキ
ャパシタ域を形成する工程と、不純物を注入した上に誘
電物質層を形成することによってキャパシタ誘電を調節
する工程と、誘電物質層上にキャパシタプレートを加え
る工程とから成る半導体メモリ構造体製造方法を提供す
る。
本発明の方法は、十分なキャパシタンスを得るのに適当
なセル寸法を有しながら１メガビットメモリを過剰な間
隔を取らずに可能にする半導体メモリ構造体を提供する
ことができる。
本発明の方法は、厚い酸化物層を電磁界シールド分離用
に、例えばダイナミックRAMにおいて改良するのに、ま
たCMOS製造方法に組み入れて改良するのにも使う。ここ
に記載の厚い酸化物層の電磁界シールドCMOS製造方法
は、構造上の電子的制約だけを受けるメモリセル間の間
隔を減らすことができる。メモリセル間の間隔は従来の
酸化物層成長方法によらず酸化物層のエッチングにより
決める。
更に本発明の方法は、CMOS製造方法に要するマスクの数
と工程とを実際に減らす、ダイナミックRAMメモリ用の
新規な分離方法を提供する。
本発明の方法の要件であるこの分離方法は、通常はキャ
パシタプレートとしてだけ使われる第一ポリシリコンレ
ベルをメモリセル間の電磁界シールド分離にまで使うこ
とができる。またこの分離方法は電磁界シールド酸化物
層をより厚くしてボディ効果を高くすることができる。
このようにして、分離トランジスタのしきい電圧は、チ
ップ上の周辺回路にあるかもしれない通常のトランジス
タにほとんど影響を与えずに高い電圧にまで上げること
ができる。
また本発明は、分離トランジスタを不安定にすることな
く、同時にメモリセルのキャパシタンス等式中の誘電定
数をより高くして、窒化珪素を製造方法に使うことがで
きる。
本質的には、半導体チップ上の各メモリセルは、電荷を
メモリ状態を示すものとして蓄えるキャパシタンスのポ
ケットを表す。各メモリセルのキャパシタンスは次の公
知の等式によって得られる。
この等式において、Ｃはメモリセルのキャパシタンス、
ε（イプシロン）は誘電定数、Ａはメモリセルの面積、
Ｔはメモリセル間の厚さである。メモリセルのキャパシ
タンスを最大にするには厚さＴを減らすか、面積Ａか誘
電定数εかを大きくしなければならないことは公知であ
る。本発明においては、単一チップに設けるメモリセル
の数を多くするのにメモリセルの寸法を小さくすること
が主目的であるから、面積Ａを大きくすることは所望の
結果でないことは分るであろう。本発明は、厚さＴを小
さくし誘電率を高めた物質を使ってキャパシタンスＣを
最大にし、メモリセル間の間隔をできるだけ小さくかつ
実用に適するように小さくするものである。
また本発明は、シリコン基板と複数個の独立したメモリ
セルを有する半導体メモリ構造体で、基板上の酸化物層
と、酸化物層内にエッチングにより形成されて孔を画成
する壁と、孔と孔の間の間隔部と、孔を貫通して基板内
へ注入した不純物と、注入部上に設けた誘電体層と、誘
電体域上に設けたキャパシタプレートとを備えた半導体
メモリ構造体を提供する。
本発明の半導体メモリ構造体はメモリセル容量を減らさ
ずに小さいメモリセルを使うことができ、また更に詳し
く後述する他の用途に使うことができるが、隣り合った
メモリセルを十分に分離するのに特に役立つものであ
る。十分な分離を行なうための多くの方法が先行技術に
よって提供されてきた。しかしながら、後述するが、い
ずれの先行技術も単一チップ上により多くのメモリセル
を設けようとする作業に用いる場合、固有の欠点を持っ
たもので、この欠点を本発明は解決するものである。本
発明の特有の利点は次の記載からより良く理解される。
〔発明の実施例〕
本発明を一実施例にもとづいて添付の図面を参照して説
明する。
従来のN-チャネルダイナミックRAM製造方法では、メモ
リセル間の間隔を各工程で成長させる局部酸化方法を使
ってメモリセルの分離を行う。従って、メモリセル間の
得られた間隔は、メモリセルの分離を許容できるものに
するのに要する最小の間隔よりもはるかに大きいのが通
常である。この結果は、単一のチップ上により多くのメ
モリセルを設けながら同時にチップの全寸法を相対的に
一定にして置くという目的と一致しない。従って、単一
チップ上により多くのメモリセルがチップの寸法を不当
に大きくせずに設けられるようにする、メモリセルを分
離する新しい分離方法を使うことが望まれる。
隣り合ったメモリセル間の分離を行うのに二つの従来の
方法がある。二つの従来の方法のうち第１の方法が第1a
図に概略的に図示されている。第1a図には二つの隣り合
ったトランジスタ2,4とこれらの間に大きく成長した電
磁界酸化物層５とが図示されている。酸化物層５は、分
離トランジスタ９が各能動トランジスタ、即ち、各メモ
リセル間のチップの構造によって当然に形成されるとい
う事実を利用する。酸化物層５は相対的に高いしきい電
圧を持ったゲートを作る役割を果たす。メモリチップの
従来の過渡刺激よりもこのしきい電圧は通常は高いの
で、隣り合ったメモリセル間に形成されたトランジスタ
は常に“オフ”の状態である。このことはメモリセルを
隣りのメモリセルから有効に分離する。しかし、酸化物
層５を使うので、非常に大規模なメモリチップを作るの
に必要な数々の工程を経てチップが加工される場合に
は、メモリセルの寸法は極端に制限される。前述したよ
うに、酸化物層５は工程毎に成長して、許容される分離
を行うのに必要な最小間隔よりもはるかに大きい、メモ
リセル間の間隔を形成する。
隣り合ったメモリセル間の分離を行う二つの従来の方法
のうち第２の方法が第1b図に概略的に図示されている。
第1b図では、隣り合ったメモリセル3,7間に当然に形成
されたトランジスタ６が使われている。第1b図では、介
在しているトランジスタ６のゲート８は接地されるポリ
シリコンベース上に形成される。第1a図の場合のよう
に、このことによって介在しているトランジスタ６は常
に“オフ”の状態に置かれ、従って隣り合った二つのメ
モリセルを分離する。
しかし、二つの従来方法のこの第２の方法では、半導体
メモリチップを製造するのに要する数々の工程を経るう
ちに、メモリセル間の間隔が極端に成長することはない
が、メモリセルの寸法が小さくなりメモリセルのキャパ
シタンスが減少する問題を解決することはできない。具
体的には、第1b図で使われている薄い酸化物層には誘電
物質のうち最も基本的な物質しか使うことができない。
窒化珪素のような誘電率を高めた物質を使うと薄い酸化
物層と窒化物との境界に捕えられた電荷のために製造さ
れたメモリ構造体内に不安定な分離トランジスタを作る
ことになる。
次に第2A図〜第2E図を参照する。本発明の方法の一実施
例は、能動増幅トランジスタと電磁界シールド分離トラ
ンジスタの両者のしきい電圧を調節するのに使われるマ
スクされないしきい電圧調節注入部11をシリコン基体10
上に形成することから始まる。次にシリコン基体10上に
相対的に厚い酸化物層12を成長させる工程が続く。この
区域は典型的には約1,000オングストロームの厚さであ
る。次に、エッチングによって酸化物層12内に壁14で画
成された孔を作り砒素か他の適当なドーピング物質を注
入することによってセルキャパシタの下側のプレート16
を形成する。これによりメモリチップのセルキャパシタ
は基板内に置かれることになる。次に、約50オングスト
ロームの厚さの薄い酸化物層18が成長し、約150オング
ストロームの厚さの薄い窒化物層20が続き、窒化物層20
は堆積されてキャパシタ誘電体を形成する。続いて、第
一ポリシリコン層22が堆積され、キャパシタの一方のプ
レートとして作用するように、また隣り合ったメモリセ
ル間の“オフ”分離トランジスタを形成するようにパタ
ーンを付けられる。ポリシリコン層22は、典型的には接
地される。
上述のメモリセル分離方法の主な利点の一つはメモリセ
ル間の間隔が成長による方法でなくエッチングによって
形成されることであると分るであろう。酸化物層をエッ
チングする時間を長くすることによって、メモリセル間
の間隔（第２図に参照番号12で示す）が小さくでき、従
ってメモリチップ上のメモリセルの濃度を高くする能力
を与える。これは、メモリセル間の間隔が小さくなるに
つれてキャパシタを形成するための注入に使える面積が
比例的に大きくなるためである。このようにして、より
多くのメモリセルを一定の面積に各個のメモリセルの容
量を減らさずに設けることを可能にする小さい間隔を持
った高キャパシタンスのメモリセルが達成される。ま
た、窒化物層を使うことによって各個のメモリセル内に
高キャパシタンスを達成する手段が得られ、同時に間隔
を小さくすることができる。特に、砒素注入部と接地し
たポリシリコンとを窒化珪素誘電体と組み合せて使うこ
とによってメモリセルのキャパシタンスを高くし、同時
に適当なメモリセル分離を行うことができる。
第３図は上述の本発明の方法によって製造された本発明
のメモリセルを備えたメモリチップの横断面図である。
また第３図はメモリセルに必要な種々の部材も図示して
いる。具体的には、注入部11で典型的にはメモリ構造体
のしきい電圧を調節するのに使うホウ素注入と、第二ポ
リシリコン層26とを図示している。第一メモリセル32と
第二メモリセル34との接点孔30を通しての相互接点28は
第３図の中央に図示されている。第３図の右手側には第
三メモリセル36のキャパシタ35が図示されている。本発
明の方法の利点は第二メモリセル34と第三メモリセル36
間の第一間隔部38が酸化物層12の幅と酸化物層のエッチ
ングにより形成された壁14により画成された孔とによっ
てはっきりと形成されることであるとこの概略図から更
に十二分に分る。第一間隔部38は第３図の左側の第二間
隔部40に対応する。相互接点28はメモリセル32とメモリ
セル34とのビットライン接続を行う。第二ポリシリコン
層26は各メモリセルのワードライン接続を行う。最終酸
化物層41が他の諸層上に形成されてメモリ構造体の一体
化を護る。
本発明の重要な利点はメモリセル間の間隔がエッチング
によって形成されることである。従って間隔はエッチン
グの時間を長くすることによって小さくすることができ
る。この点が、酸化の時間を長くするとメモリセル間の
間隔が大きくなる酸化方法を使う先行技術と対照をなす
点である。また、先行技術では、メモリセル間に不安定
トランジスタが形成されるのが通常であるので、電磁界
シールドに窒化珪素を誘電体として製造工程中に使えな
い。酸化物‐窒化物障壁により捕獲された電荷は不明の
しきい電圧を持ったトランジスタを形成しその為に不明
の分離特性を発生させる。
これらの欠点を本発明は厚い酸化物層の次に薄い窒化物
層を約150〜1000オングストロームの範囲で設けること
により克服する。再び繰り返すが、このように窒化物層
を設けることは、酸化物層を堆積させてメモリセル間に
間隔部を形成する酸化物層を成長させる方法でなく、エ
ッチングを行うことによって行われる。従って、本発明
の方法を使うことによって、メモリセル間の間隔を小さ
くすることと、メモリセルの面積をより小さくしながら
メモリ容量を大きくするという二つの目的を果すことが
できる。
相対的に厚い約1,000オングストロームの電磁界シール
ド酸化層を使うことによって別の利点が得られる。具体
的には、メモリチップ上の周辺回路は厚い酸化層を利用
して分離特性を良くすることができる。N-チャネルトラ
ンジスタには、第４図に図示されているようにバックバ
イアスが与えられ、トランジスタ間の漏れが低下し同時
に分離が良くなる。これを実行するにはトランジスタ4
8,46のソース42,44が、酸化層12の上方のポリシリコン
層22のように接地される。
本発明の方法は第５図に概略的に図示されている様にP-
チャネルトランジスタの分離を良くすることができる。
第５図においてP-基板10にはN-ウェル50が形成され、N-
ウェルはＶCCにトランジスタ56,58のドレイン54,52によ
って接続されている。分離トランジスタ60のゲート62も
ＶCCに接続されている。N-ウェル域上のポリシリコンゲ
ートのn+ドーピングによってP-チャネル電磁界シールド
分離トランジスタの高いしきい電圧がバックバイアスが
無くとも当然に得られることに注目しなければならな
い。
厚い電磁界シールド酸化物層のもう一つの利点は、より
高いボディ効果が得られることである。トランジスタの
ボディ効果は基板電圧で除したしきい電圧の変化として
規定される。分離トランジスタではボディ効果が高いほ
ど分離特性は大きいということは、当技術分野では公知
である。従って、基板電圧を一定にすると厚い酸化物層
はより高いボディ効果を発生させるということが分る。
このことは２つの無関係のトランジスタドレインを分離
する場合にとくに有益である。本発明の方法によって新
規な製品、即ち、厚い酸化層を使うことによって分離ト
ランジスタのしきい電圧をチップ上の他のトランジスタ
のしきい電圧に有意に影響を与えずに高くすることがで
きるものを製造することができる。
また本発明は、製造方法を完了するのに要する数々の工
程を減らすことができる。具体的には、ほとんどの従来
のCMOS製造方法では能動区域マスクがトランジスタ区域
を画成するのに使われる。これに通常の局部酸化電磁界
分離法用の電磁界注入マスク形成が続くのが通常であ
る。本発明の好ましい実施例ではこれらの両者とも省か
れる。電磁界シールド注入領域は上述した酸化工程に続
くエッチング工程により、自動的に整合される。また
（通常は標準的な方法に使われる）ポリシリコンマスク
は本発明の方法では二倍になり能動トランジスタ区域を
追加形成する。従って本発明は、メモリセル即ちトラン
ジスタの容量と分離を高め、加えて製造原価の低減を図
ることができる。
【図面の簡単な説明】
第1a図は電磁界酸化層分離の一従来方法を図示し、第1b
図は公知の電磁界シールド分離方法を図示し、第2A図〜
第2E図は本発明の方法により製造中の半導体メモリセル
構造体の横断面図を示し、第３図は本発明の半導体メモ
リ構造体の一実施例の横断面図であり、第４図は本発明
の方法により製造されたN-チャネル周辺トランジスタ構
造体の横断面図であり、第５図は本発明の方法により製
造されたＰチャネル周辺トランジスタの横断面図であ
る。 2,4……トランジスタ、５……酸化物層、６……トラン
ジスタ、８……ゲート、９……分離トランジスタ、10…
…基板、11……しきい電圧調整注入部、12……酸化物
層、14……壁、16……底プレート、18……第三酸化物
層、20……窒化物層、22……第一ポリシリコン層、26…
…第二ポリシリコン層、28……相互接点、30……接点
孔、32……第一メモリセル、34……第二メモリセル、35
……キャパシタ、36……第三メモリセル、38……第一間
隔部、40……第二間隔部、41……最終酸化物層、42……
ソース、44……ソース、46……トランジスタ、48……ト
ランジスタ、50……N-ウェル、52……ドレイン、54……
ドレイン、56……トランジスタ、58……トランジスタ、
60……分離トランジスタ、62……ゲート。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−188866（ＪＰ，Ａ) 特開 昭58−141560（ＪＰ，Ａ)

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】複数個のメモリセル（32,34,36）を備え各
    メモリセルはそれぞれセルキャパシタンスを有し、隣り
    合うメモリセルが分離されている半導体メモリ構造体の
    製造方法において、シリコン基板（10）上に酸化物層
    （12）を形成する工程と、隣接するメモリセル（34,3
    6）間の間隔をエッチングによって決めるように前記酸
    化物層（12）にエッチングによって孔をあけて前記基板
    上に側壁（14）を有する前記酸化物層の部分が残るよう
    にし、前記部分が前記孔内に形成される前記隣接するメ
    モリセル間の側面分離を与えるようにする工程と、エッ
    チングされた孔内に不純物を注入することにより前記隣
    接するメモリセルに対する酸化物層の部分の両側に下側
    のキャパシタプレート領域（16）を形成する工程と、前
    記キャパシタプレート領域及び前記酸化物層の部分上
    に、前記酸化物層の厚さよりも薄い誘電物質層（20）を
    形成する工程と、前記酸化物層の部分及び前記誘電物質
    層を覆うように導電物質層（22）を形成し、これにより
    隣接するメモリセル（34,36）内に上側のキャパシタプ
    レートを形成するとともに隣接するメモリセル間に分離
    トランジスタ（38）を形成する工程とを備えていること
    を特徴とする半導体メモリ構造体の製造方法。
  2. 【請求項２】キャパシタ領域（16）を形成するために、
    エッチングにより形成された孔内に注入される不純物は
    Ｎ型であることを特徴とする特許請求の範囲第１項に記
    載の方法。
  3. 【請求項３】前記導電物質層（22）を形成する工程は前
    記シリコン基板内の前記注入された不純物上にポリシリ
    コン層を堆積させる工程を備えていることを特徴とする
    特許請求の範囲第１項又は第２項のいずれかに記載の方
    法。
  4. 【請求項４】前記導電物質層（22）は前記誘電物質層
    （20）の全体の上に延びているように形成されることを
    特徴とする特許請求の範囲第１項乃至第３項のいずれか
    に記載の方法。
  5. 【請求項５】前記酸化物層（12）は約1000オングストロ
    ームの厚さに形成されることを特徴とする特許請求の範
    囲第１項乃至第４項のいずれかに記載の方法。
  6. 【請求項６】前記誘電物質層（20）は窒化シリコンであ
    ることを特徴とする特許請求の範囲第５項記載の方法。
  7. 【請求項７】前記窒化シリコン層（20）は約150オング
    ストロームの厚さに形成されることを特徴とする特許請
    求の範囲第６項記載の方法。
  8. 【請求項８】前記シリコン基板（10）内にしきい電圧を
    調節するしきい電圧調整注入部（11）を形成する工程を
    更に備えていることを特徴とする特許請求の範囲第１項
    乃至第７項にいずれかに記載の方法。
  9. 【請求項９】エッチングにより酸化物層（12）を貫通し
    て形成された孔内へ不純物が注入されて、半導体構造体
    内に画成されたトランジスタ（38;48,46;56,58）のソー
    ス・ドレイン域を形成することを特徴とする特許請求の
    範囲第１項乃至第８項のいずれかに記載の方法。
  10. 【請求項１０】前記メモリセルキャパシタ域（16）は、
    隣り合ったメモリセル（34,36）の間に各々画成される
    各トランジスタのソース・ドレイン域を形成することを
    特徴とする特許請求の範囲第９項に記載の方法。
  11. 【請求項１１】メモリセル（32,34,36）間の前記誘電物
    質層（20）上にゲート（62）が形成されることを特徴と
    する特許請求の範囲第10項に記載の方法。
  12. 【請求項１２】シリコン基板（10）と複数個の個別のメ
    モリセルと、前記シリコン基板（10）上に位置してエッ
    チングによって形成される側壁（14）を有する酸化物層
    部分（12）と、隣り合ったメモリセル（34,36）間の下
    側のキャパシタプレートを形成するために基板（10）内
    に設けられる不純物領域（16）と、前記不純物領域上に
    位置し、前記酸化物層部分よりも薄い誘電物質層（20）
    と、前記酸化物層部分及び前記誘電物質層上に設けられ
    るキャパシタプレート（22）とを備えている半導体メモ
    リ構造体において、 前記酸化物層部分（12）の側壁は孔を画成し、前記不純
    物領域は前記孔内に位置し、これによって酸化物層部分
    が側壁（14）間の距離によって決まる距離だけ前記隣り
    合うメモリセルを分離し、前記誘電物質層（20）は前記
    酸化物層部分上に延びており、前記キャパシタプレート
    （22）は前記誘電物質層（20）上に延びており、前記基
    板、酸化物層、誘電物質層及びキャパシタプレートを組
    み合せることによって前記メモリセル間に前記隣り合う
    メモリセルを分離する分離トランジスタ（38）が形成さ
    れることを特徴とする半導体メモリ構造体。
  13. 【請求項１３】前記酸化物層（12）は約1000オングスト
    ロームの厚さであることを特徴とする特許請求の範囲第
    12項に記載の半導体メモリ構造体。
  14. 【請求項１４】前記誘電物質層（20）は窒化シリコンで
    あることを特徴とする特許請求の範囲第12項又は第13項
    のいずれかに記載の半導体メモリ構造体。
  15. 【請求項１５】前記キャパシタプレート（22）はポリシ
    リコンであることを特徴とする特許請求の範囲第12項乃
    至第14項のいずれかに記載の半導体メモリ構造体。
  16. 【請求項１６】前記基板（10）内にしきい電圧を調整す
    るしきい電圧調整注入部（11）を更に有していることを
    特徴とする特許請求の範囲第12項乃至第15項のいずれか
    に記載の半導体メモリ構造体。
  17. 【請求項１７】前記不純物領域に注入される不純物はＮ
    型の物質であることを特徴とする特許請求の範囲第12項
    乃至第16項のいずれかに記載の半導体メモリ構造体。
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