JPS60216577A - 半導体メモリ構造体及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ構造体とその製造方法及び半導体
構造体製造方法に関する。

〔従来技術と問題点〕

半導体メモリ構造体製造の現在の技術で最も難しい問題
の一つは単一チップ上でメモリセル容量を大きくするこ
とである。典型的な例として、ダイナミックＲＡＭの容
量が６４Ｋから２５６Ｋに更に１メガバイト台にまで大
きくなるにつれて、チップの全体寸法を適当な大きさに
して置くにはメモリセル間の間隔を減らす必要がある。

しかし、メモリセル間の間隔を減ら寸と、メモリセル間
の間隔の分離特性を維持することが必要になる。メモリ
セル間の間隔の分離特性が維持されない場合は、メモリ
セルからメモリセルへ漏れが生じてメモリチップの信頼
度は許容されないものとなる。

同様に、１チップ当りのメモリセルの数が増えても、各
メモリセルのキャパシタンスは相対的に一定に保たねば
ならない。これは、従来のチップ領域設計概念と根本的
に一致していないことが分る。すべてのチップは大気中
でアルファ線放射を受【ノるために、メモリセル自体の
キャパシタンスは重要である。全キャパシタンス容量が
小さすぎる場合は、半導体メモリセル構造体内のアルフ
ァ粒子の衝撃によって蓄積電荷は容易に中和されてしま
う。

〔発明の目的および効果〕

本発明は半導体メモリ構造体およびその製造方法に係り
、各メモリセル間の間隔の必要条件ど、物理的・電気的
必要条件とを調和させようとするものである。

本発明は一面では、複数個のメモリセルを備え各メモリ
セルはそれぞれのセルキャパシタンスを有し、隣り合っ
たメモリセル間の分離がなされた半導体メモリ構造体製
造方法において、酸化物層をシリコン基体上に形成する
工程と、酸化物層を貫通して孔をエツチングににり形成
してメモリセル間の間隔を決める工程と、エツチングに
よって形成された孔の中へ不純物を注入しメモリセルキ
ャパシタ域を形成する工程と、不純物を注入した上に誘
電物質層を形成することによってキャパシタ誘電を調節
する工程と、誘電物質層上にキャパシタプレートを加え
る工程とから成る半導体メ［り構造体製造方法を提供す
る。

本発明の方法は、十分なキャパシタ、ンスを得るのに適
当なセル寸法を有しながら１メガビットメモリを過剰な
間隔を取らずに可能にする半導体メモリ構造体を提供す
ることができる。

本発明の方法は、厚い酸化物層を電磁界シールド分離用
に、例えばダイナミックＲＡＭにおいて改良するのに、
また０ＭＯ８製造方法に組み入れて改良するのにも使う
。ここに記載の厚い酸化物層の電磁界シールド０ＭＯ８
製造方法は、構造上の電子的制約だけを受番ノるメモリ
セル間の間隔を減らづことができる。メモリセル間の間
隔は従来の酸化物層成長方法によらず酸化物層のエツチ
ングにより決める。

更に本発明の方法は、０ＭＯ８製造方法に要するマスク
の数と工程とを実際に減らす、ダイナミックＲＡＭメモ
リ用の新規な分離方法を提供Ｊ−る。

本発明の方法の要件であるこの分離方法は、通常はキャ
パシタプレートとしてだけ使われる第一ポリシリコンレ
ベルをメモリセル間の電磁界シールド分離にまで使うこ
とができる。またこの分離り法は電磁界シールド酸化物
層をより厚くしてボディ効果を高くすることができ゛る
。このようにして、分離１−ランジスタのしきい電圧は
、チップ上の周辺回路にあるかもしれない通常のトラン
ジスタにほとんど影響を与えずに高い電圧にまで上げる
ことができる。

また本発明は、分離トランジスタを不安定にすることな
く、同時にメモリセルのキャパシタンス等式中の誘電定
数をより高くして、窒化珪素を製造方法に使うことがで
きる。

本質的には、半導体チップ上の各メモリセルは、電荷を
メモリ状態を示すものとして蓄えるキャパシタンスのポ
ケットを表す。各メモリセルのキャパシタンスは次の公
知の等式によって得られる。

■ この等式において、Ｃはメモリセルのキャパシタンス、
ε（イプシロン）は誘電定数、Ａはメモリセルの面積、
王はメモリセル間の厚さである。メモリヒルのキャパシ
タンスを最大にするには厚さＴを減らすか、面積Ａか誘
電定数εかを大きくしなければならないことは公知であ
る。本発゛明においては、単一チップに設けるメーし一
リセルの数を多くするのにメモリセルの寸法を小ざくす
ることが主目的であるから、面積Ａを大きくすることは
所望の結果でないことは分るであろう。本発明は、厚さ
Ｔを小さくし誘電率を高めた物質を使ってキャパシタン
スＣを最大にし、メモリセル間の間隔をできるだけ小さ
くかつ実用に適するように小さくするものである。

また本発明は、シリコン基板と複数個の独立したメモリ
セルを有する半導体メモリ構造体で、基板上の酸化物層
と、酸化物層内にエツチングにより形成されて孔を画成
する壁と、孔と孔の間の間隔部と、孔を貫通して基板内
へ注入した不純物ど、注入部上に設け／ｃ誘電体層と、
誘電体成上に設けたキャパシタプレートとを備えた半導
体メモリ構造体を提供する。

本発明の半導体メモリ構造体はメモリセル容量を減らさ
ずに小さいメモリセルを使うことができ、また更に詳し
く後述する他の用途に使うことができるが、隣り合った
メモリセルを十分に分離するのに特に役立つものである
。十分な分離を行なうための多くの方法が先行技術によ
って提供されてきた。しかしながら、後述するが、いず
れの先行技術も単一チップ上により多くのメモリ［ルを
設けようとする作業に用いる場合、固有の欠点を持った
もので、この欠点を本発明は解決するものである。本発
明の特有の利点は次の記載からより良く理解される。

〔発明の実施例〕

本発明を一実施例にもとづいて添イ」の図面を参照して
説明する。

従来のＮ−チャネルダイナミックＲＡＭ製造力法では、
メモリセル間の間隔を各工程で成長させる局部酸化方法
を使ってメモリセルの分離を行う。

従って、メモリセル間の得られたＩＮ隔は、メモリセル
の分離を許容できるものにするのに要する最小の間１１
ｉ４にりもはるかに大きいのが通常である。

この結果は、単一のチップ上により多くのメモリセルを
設けながら同時にチップの全寸法を相対的に一定にして
置くという目的と一致しない。従りて、単一チップ上に
より多くのメモリセルがチップの寸法を不当に大きくせ
ずに設けられるようにする、メモリセルを分離する新し
い分離方法を使うことが望まれる。

隣り合ったメモリセル間の分離を行うのに二つの従来の
方法がある。二つの従来の方法のうち第１の方法が第１
ａ図に概略的に図示されている。

第１ａ図には二つの隣り合った］・ランジスタ２゜４と
これらの間に大きく成長した電磁界酸化物層５とが図示
されている。酸化物層５は、分離トランジスタ９が各能
動トランジスタ、即ち、各メモリセル間のチップの構造
によって当然に形成されるという事実を利用する。酸化
物層５は相対的に高いしきい電圧を持ったゲートを作る
役割を果たす。メモリチップの従来の過渡刺激よりもこ
のしきい電圧は通常は高いので、隣り合ったメモリセル
間に形成されたトランジスタは常に“オフ′°の状態で
ある。このことはメモリセルを隣りのメモリセルから有
効に分離する。しかし、酸化物層５を使うので、非常に
大規模なメモリチップを作るのに必要な数々の工程を経
てチップが加工される場合には、メモリセルの寸法は極
端に制限される。

前述したように、酸化物層５は工程毎に成長して、許容
される分離を行うのに必要な最小間隔よりもはるかに大
きい、メモリセル間の間隔を形成する。

隣り合ったメモリセル間の分離を行う二つの従来の方法
のうち第２の方法が第１ｂ図に概略的に図示されている
。第１ｂ図では、隣り合ったメモリセル３，７問に当然
に形成されたトランジスタ６が使われている。第１ｂ図
では、介在しているトランジスタ６のゲート８は接地さ
れるポリシリコンベース上に形成される。第１ａ図の場
合のように、このことににって介在しているトランジス
タ６は常に“オフ”の状態に置かれ、従って隣り合った
二つのメモリセルを分離する。

しかし、二つの従来方法のこの第２の方法では、半導体
メモリチップを製造１“るのに要する数々の工程を経る
うちに、メモリセル間の間隔が極端に成長することはｈ
いが、メモリセルの寸法が小さくなりメモリセルのキャ
パシタンスが減少す・る問題を解決することはできない
。具体的には、第１ｂ図で使われている薄く酸化物層に
は誘電物質のうち最も基本的な物質しか使うことができ
ない。

窒化珪素のような誘電率を高めた物質を使うと薄い酸化
物層と窒化物との境界に捕えられた電荷のために製造さ
れたメモリ構造体内に不安定な分離トランジスタを作る
ことになる。

次に第２Ａ図〜第２Ｅ図を参照する。本発明の方法の一
実施例は、能動増幅トランジスタと電磁界シールド分離
トランジスタの両者のしきい電圧を調節するのに使われ
るマスクされないしきい電圧側１１ｉ＋ａ人部１１をシ
リコン基体１０上に形成することから始まる。次にシリ
コン基体１０上に相対的に厚い酸化物層１２を成長させ
る工程が続く。

この区域は典型的には約１．０００オングストロームの
厚さである。次に、エツチングによって酸化物層１２内
に壁で画成された孔１４を作り砒素か他の適当なドーピ
ング物質を注入することによってセルキャパシタの底プ
レート１６を形成する。

これによりメモリチップのセルキャパシタは基板内に置
かれることになる。次に、約５０オングストロームの厚
さの薄い酸化物層１８が成長し、約１５０オングストロ
ームの厚さの薄い窒化物層２０が続き、窒化物層２０は
堆積されてキャパシタ誘電体を形成する。続いて、第一
ポリシリコン層２２が堆積され、キャパシタの一方のプ
レートとして作用するように、また隣り合ったメモリセ
ル間の“オフ”分離トランジスタを形成するようにパタ
ーンを付けられる。ポリシリコン層２２は、典型的には
接地される。

上述のメモリセル分離方法の主な利点の一つはメモリセ
ル間の間隔が成長による方法でなくエツチングによって
形成されることであると分るであろう。酸化物層をエツ
チングする時間を長くすることによって、メモリセル間
の間隔（第２図に参照番号１２で示す）が小さくでき、
従ってメモリチップ上のメモリセルの濃度を高くする能
力を与えるー。これは、メモリセル間の間隔が小さくな
るにつれてキャパシタを形成するための注入に使える面
積が比例的に大きくなるためである。このようにして、
より多くのメモリセルを一定の面積に各個のメモリセル
の容量を減らさずに設けることを可能にする小さい間隔
を持った高キャパシタンスのメモリセルが達成される。

また、窒化物層を使うことによって各個のメモリセル内
に高キャパシタンスを達成する手段が得られ、同時に間
隔を小さくすることができる。特に、砒素注入部と接地
したポリシリコンとを窒化珪素誘電体と組み合ばて使う
ことによってメモリセルのキャパシタンスを高くし、同
時に適当なメモリセル分離を行うことができる。

第３図は上述の本発明の方法によって製造された本発明
のメモリセルを備えたメモリチップの横断面図である。

また第３図はメモリセルに必要な種々の部材も図示して
いる。具体的には、注入部１１で典型的にはメモリ構造
体のしぎい電圧を調節するのに使うホウ素注入と、第二
ポリシリコン層２６とを図示しでいる。第一メモリセル
３２と第二メモリセル３４との接点孔３０を通しての相
互接点２８は第３図の中央に図示されている。第３図の
右手側には第三メモリセル３６のキＩ７パシタ３５が図
示されている。本発明の方法の利点は第二メモリセル３
４と第三メモリセル３６間の第−間隔部３８が酸化物層
１２の幅と酸化物層のエツチングにより形成された壁に
より画成された孔１４とによってはっきりと形成される
ことであるとこの概略図から更に十二分に分る。第−間
隔部３８は第３図の左側の第二間隔部４０に対応する。

相互接点２８はメモリセル３２とメモリセル３４とのビ
ットライン接続を行う。第二ポリシリコン層２６は各メ
モリセルのワードライン接続を行う。

最終酸化物層４１が他の諸層上に形成されてメモリ構造
体の一体化を護る。

本発明の重要な利点はメモリセル間の間隔が１ツヂング
によって形成されることである。従って間隔はエツチン
グの時間を長くすることによって小さくすることができ
る。この点が、酸化の時間を長くするどメモリセル間の
間隔が大ぎくなる酸化方法を使う先行技術と対照をなＪ
゛点である。また、先行技術では、メモリセル間に不安
定］・ランジスタが形成されるのが通常であるので、電
磁界シールドに窒化珪素を誘電体として製造工程中に使
えない。酸化物−窒化物障壁により捕獲された電荷は不
明のしきい電圧を持ったトランジスタを形成しその為に
不明の分離特性を発生させる。

これらの欠点を本発明は厚い酸化物層の次に薄い窒化物
層を約１５０〜１０００オングストロームの範囲で設け
ることにより克服する。再び繰り返すが、このように窒
化物層を設りることは、酸化物層を堆積させてメモリセ
ル間に間隔部を形成り”る酸化物層を成長させる方法で
なく、エツチングを行うことによって行われる。従って
、本発明の方法を使うことによって、メモリセル間の間
隔を小さくづることと、メモリセルの面積をより小さく
しながらメモリ容ωを大きくするという二つの目的を果
すことができる。

相対的に厚い約１，０００オングストロームの電磁界シ
ールド酸化層を使うことによって別の一利点が得られる
。具体的には、メモリチップ上の周辺回路は厚い酸化層
を利用して分離特性、を良くすることができる。Ｎ−チ
ャネル１−ランジスタには、第４図に図示されているよ
うにバックバイアスが与えられ、トランジスタ間の漏れ
が低下し同時に分離が良くなる。これを実行するにはト
ランジスタ４８．４６のソース４２．４４が、酸化層１
２の上方のポリシリコン層２２のＪ：うに接地される。

本発明の方法は第５図に概略的に図示されている様にＰ
−チ１１″ネルトランジスタの分離を良くり゛ることが
できる。第５図においてＰ−塞板１０にはＮ−ウェル５
０が形成され、Ｎ−ウェルはｖｃｃにトランジスタ５６
．５８のドレイン５４゜５２によって接続されでいる。

分離トランジスタ６０のゲート６２もｖｃｃに接続され
ている。Ｎ−ウェル成上のポリシリコンゲートのｎ＋ト
ド−ングによってＰ−チ１ｚネル電磁界シールド分離ト
ランジスタの高いしきい電圧がバックバイアスが無くと
も当然に得られることに注目しなければならない。

厚い電磁界シールド酸化物層のもう一つの利点は、より
高いボディ効果が得られることで・ある。

１−ランジス２のボディ効果は基板電圧で除したしきい
電圧の変化として規定される。分離トランジスタではボ
ディ効果が高いほど分離特性は大きいということは、当
技術分野では公知である。従って、基板電圧を一定にす
ると厚い酸化物層はより高いボディ効果を発生さぼると
いうことが分る。

このことは２つの無関係のトランジスタドレインを分離
する揚台にとくに有益である。本発明の方法ににっで新
規な製品、即ち、厚い酸化層を使うことによって分離ト
ランジスタのしきい電圧をチップ上の他の１〜ランジス
タのしきい電圧に有意に影彎を与えずに高くすることが
できるものを製造することができる。

また本発明は、製造方法を完了するのに要する数々の工
程を減らすことができる。具体的には、はとんどの従来
の０ＭＯ８製造方法では能動区域マスクがトランジスタ
区域を画成するのに使われる。これに通常の局部酸化型
磁界分ｍ法用の電磁界注入マスク形成が続くのが通常で
ある。本発明の好ましい実施例ではこれらの両者とも省
かれる。

電磁界シールド注入領域は上述した酸化工程に続くエッ
チングエ稈により、自動的に整合される。

また（通常は６Ｘ準的な方法に使われる）ポリシリコン
マスクは本発明の方法では二倍になり能動トランジスタ
区域を追加形成する。従っ°（本発明は、メモリセル即
ちトランジスタの容量と分離を高め、加えて製造原価の
低減を図ることができる。

【図面の簡単な説明】

第１ａ図は電磁界酸化層分離の一従来り法を図示し、第
１ｂ図は公知の電磁界シールド分離方法を図示し、第２
Ａ図〜第２Ｅ図は本発明の方法により製造中の半導体メ
モリセル構造体の横断面図を示し、第３図は本発明の半
導体メモリ構造体の一実施例の横断面図であり、第４図
は本発明の方法により製造されたＮ−チャネル周辺トラ
ンジスタドレインの横断面図であり、第５図は本発明の
方法により製造されたＰチャネル周辺トランジスタの横
断面図である。 ２．４・・・トランジスタ、５・・・酸化物層、６・・
・トランジスタ、８・・・ゲート、９・・・分離トラン
ジスタ、１０・・・基板、１１・・・しきい電圧調整注
入部、１２・・・酸化物層、１４・・・孔、１６・・・
底プレート、１８・・・第三酸化物層、２０・・・窒化
物層、２２・・・第一ポリシリコン層、２６・・・第二
ポリシリコン層、２８・・・相互接点、３０・・・接点
孔、３２・・・第一メモリセル、３４・・・第二メモリ
セル、３５・・・キャパシタ、３６・・・第三メモリセ
ル、３８・・・第−間隔部、４０・・・第二間隔部、４
１・・・最１１酸化物層、　４２・・・ソース、４４・
・・ソース、４６・・・トランジスタ、４８・・・トラ
ンジスタ、５０・・・Ｎ−ウェル、５２・・・ドレイン
、５４・・・ドレイン、５６・・・トランジスタ、５８
・・・トランジスタ、６０・・・分離トランジスタ、６
２・・・ゲート。 出願人代理人　猪　股　清

Claims (1)

1. 【特許請求の範囲】 １、　複数個のメモリセル（３２，３４，３６）を備え
   各メモリセルはそれぞれのセル（１６゜２２：３５）キ
   ャパシタンスを有し、隣り合うメモリセルが分離されて
   いる半導体メモリ構造体製造方法において、シリコン基
   体（１０）上に酸化物ＩＩ（１２）を形成する工程と、
   メモリセル間の間隔をエツチングによって決めるように
   孔（１４）を前記酸化物層（１２）を貫通してエツチン
   グにより形成する工程と、エツチングにより形成された
   孔（１４）内へ不純物を注入したメモリセルキャパシタ
   域（１６）を形成する工程と、前記メモリセルキャパシ
   タ域（１６）上に誘電物質層（２０）を形成することに
   よりキ、ヤバシタ誘電を調節する工程と、前記誘電物質
   Ｈ（２０）上にキャパシタプレート（２２）を加える工
   程とからなる半導体メモリ構造体製造方法。 ２、特許請求の範囲第１項に記載の方法において不純物
   をエツチングにより形成された孔内へ注入しキャパシタ
   区域（１６）を形成する工程はＮ−型不純物から成る方
   法。 ３、　特許請求の範囲第１項または第２項のいずれかに
   記載の方法において、キャパシタプレート（２２）を加
   える工程は前記シリコン基板（１０）内の前記注入不純
   物上にポリシリコン層を堆積させることから成る方法。 ４、　特許請求の範囲第１項、第２項または第３項のい
   ずれかに記載の方法において、前記キャパシタプレート
   （２２）は前記誘電物質層（２０）全体の上に延ばされ
   る方法。 ５、　特許請求の範囲第１項から第４項のいずれかに記
   載の方法において、前記シリコン基板上に形成された前
   記酸化物層（１２）は相対的に厚く形成される方法。 ６、　特許請求の範囲第５項に記載の方法において、前
   記相対的に厚い酸化物層（１２）は約１．０００オング
   ストロームの厚さに形成される方法。 ７、　特許請求の範囲第１項から第６項のいずれかに記
   載の方法において、前記誘電物質層（２０）は前記メモ
   リセルキャパシタ域（１６）上と前記酸化物層（１２）
   のエツチングされない全部分上とに延ばされる方法。 ８、　特許請求の範囲第１項から第７項のいずれかに記
   載の方法において前記メモリセルキャパシタ域（１６）
   上と前記酸化物層（１２）上とに形成された前記誘電物
   質層（２０）は窒化珪素で形成される方法。 ９、　特許請求の範囲第８項に記載の方法において前記
   窒化珪素の誘電物質層（２０）は約１５０オングストロ
   ームの厚さに形成され方法。 １０、特許請求の範囲第１項から第９項のいずれかに記
   載の方法において前記シリコン基体（１０）にはしきい
   電圧調整注入部（１１）が形成される方法。 １１、　特許請求の範囲第１項から第１０項のいずれか
   に記載の方法においてエツチングにより酸化物層（１２
   ）を貫通して形成された孔（１４）内へ不純物が注入さ
   れて、半導体構造体内に画成されたトランジスタ（３８
   ：４８．４６：５６゜５８）のソース・トレイン域を形
   成する方法。 １２、特許請求の範１ＩｆＩ第１１項に記載の方法にお
   いて前記メモリセルキャパシタ域（１６）は、隣り合っ
   たメモリセル（３４，３６）の間に各々画成される各ト
   ランジスタのソース・ドレイン域を形成する方法。 １３６　特許請求の範囲第１１項または第１２項のいず
   れかに記載の方法においてメモリセル（３２，３４，３
   ６＞間の前記誘電物質層（２０）上にゲート（６２）が
   加えられる方法。 １４、　特許請求の範囲第１３項に記載の方法において
   前記ゲートは接地されている方法。 １５、　分離されたトランジスタ上に複数個のトランジ
   スタを備え１＝半導体構造体製造方法において、シリコ
   ン基体（１０）上に酸化物層（１２）を形成する工程と
   、トランジスタ間の間隔がエツチングによって決められ
   るように前記酸化物層（１２）を貫通して孔（１４）を
   エツチングにより形成する工程と、前記孔（１４）を通
   して不純物を前記シリコン基体（１０）内へ注入し、前
   記トランジスタのソース・ドレイン域（１６）を形成す
   る工程と、トランジスタ間の前記間隔上に電磁界シール
   ドトランジスタ用ゲート（６２）を加える工程と、前記
   ゲート（６２）を接地電位に接続する工程とを備えた半
   導体構造体製造方法。 １６、　特許請求の範囲第１５項に記載の方法において
   前記ゲート（６２）はポリシリコンで形成される方法。 １７、　特許請求の範囲第１５項または第１６項のいず
   れかに記載の方法において前記トランジスタはＮ−チャ
   ネルトランジスタ（４８，４６）ぐ、このＮ−チャネル
   トランジスタは前記孔（１４）を通してＮ−型不純物を
   注入することにより形成される能動グー１−を有し゛、
   前記レート（６２）は正ポテンシャルに接続され、前記
   シリコン３Ａ板（１０）は負ポテンシャルに接続される
   方法。 １８、　特許請求の範囲第１１項と第１６項のいずれか
   に記載の方法において、前記トランジスタは能動ゲート
   を有するＰ−チャネルトランジスタ（５６，５８）であ
   ってＮ−ウェル（５０）をシリコン基板（１０）内に画
   成し、前記孔を通して前記シリコン基板内へＰ−型不純
   物を注入Ｊ゛ることににつで形成され、また前記グー１
   〜（６２）は正ポテンシャルに接続され、また前記シリ
   コン基板は負ポテンシャルに接続される方法。 １９、　シリコン基板（１０）と複数個の個別ゝ＼ のメモリセル（３２，３４，３６）とを右する半導体メ
   モリセル構造体において、前記シリコン基板（１０）上
   の酸化物層（１２）と、前記酸化物層内にエツチングに
   より形成された壁で、当該壁は孔（１４）と前記孔（１
   ４）間に間隔を画成づ゛る壁と、前記孔（１４）を通し
   て前記シリコン基板（１０）内へ注入された不純物注入
   部と、前記注入部上のＭ重物質層（２０’）と、前記誘
   晶物質区域上のキャパシタプレート（２２）とを備えた
   半導体メｔり構造体。 ２０、特許請求の範囲第１９項に記載の半導体メモリ構
   造体において前記酸化物層（１２）は、約１．０００オ
   ングストロームの厚さである構造体。 ２１、　特許請求の範囲第１９項と第２０項のいずれか
   に記載の半導体メモリ構造体において前記誘電物層（２
   ０）は窒化珪素である’１７１４造体。 ２２、特許請求の範囲第１９項から第２１項のいずれか
   に記載の半導体メモリ構造体において前記キャパシタプ
   レート（２２）はポリシリコンである構造体。 ２３、　特許請求の範囲第１９項から第２２項のいずれ
   かに記載の半導体メモリ構造体において前記シリコン基
   板（１０）はしきい電圧調整注入部（１１）を備えてい
   る構造体。 ２４、　特許請求の範囲第１９項から第２３項のいずれ
   かに記載の半導体メモリ構造体において前記しきい電圧
   調整注入部（１１）はＮ−型物質である構造体。 ２５、　特許請求の範囲第１９項から第２４項のいずれ
   かに記載の半導体メモリ構造体において前記誘電物質層
   （２０）は前記酸化物層内の前記壁上と前記孔（１４）
   により画成されていない残りの酸化物層上とに延ばされ
   、前記キャパシタプレート（２２）は前記誘電物質層（
   ２０）上に延ばされ、よって前記シリコン基体、前記酸
   化物層、前記誘電物質層と前記キャパシタプレー１・ど
   を組み合せて前記メモリセル間にトランジスタ構造体（
   ３８）が形成されている構造体。