JPH0691368B2

JPH0691368B2 - 発振回路

Info

Publication number: JPH0691368B2
Application number: JP62229633A
Authority: JP
Inventors: 博之水上; 敏夫長嶋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-09-16
Filing date: 1987-09-16
Publication date: 1994-11-14
Anticipated expiration: 2009-11-14
Also published as: JPS6473903A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、広帯域周波数可変発振回路、例えばテレビジ
ョン受像機等において広帯域な受信帯域の中から所望の
バンドを選択して中間周波数に変換するための局部発振
回路として使用可能な、かかる広帯域周波数可変発振回
路に関するものであるが、特に発振素子としてGaAs（ガ
リウム砒素）FET（電界効果形トランジスタ）を用いた
かかる広帯域周波数可変発振回路に関するものである。

〔従来の技術〕

従来、高周波用の発振回路としては、Si（シリコン）バ
イポーラトランジスタに比べ高周波特性に優れるGaAsFE
Tを発振素子として用いる例が知られており、特開昭61
−131603号公報等に記載されている。GaAsFETは、Siバ
イポーラトランジスタに比べ、低周波域で発生する1/f
雑音（フリツカ雑音とも云う）の大きいことが知られて
おり、発振信号に含まれる該雑音を低雑音化する試みが
各種検討されているが、その一つとして社団法人・電子
通信学会半導体トランジスタ研究会資料SSD84−128号等
にも記載されているように、GaAsFETのゲート電極を交
流的のみならず直流的にも接地して用いる方法が有効な
方法として知られている。

〔発明が解決しようとする問題点〕

GaAsFETを発振素子とし、かつそのゲート電極を接地す
ることにより1/f雑音の低域化を図った上述の従来の発
振回路には、以下に述べるような問題点があるが、これ
の解決についてはこれまで配慮されていなかった。

すなわち、広帯域な周波数可変発振回路においては、発
振信号の振幅により発振周波数が変化する現象があり、
この現象と関連して問題点が生じるのであるが、以下順
に説明する。

周波数可変発振回路は主に、その印加電圧により容量値
が変化する可変容量ダイオードを使用し、その容量変化
により発振周波数を変化させる形式を採っているが、特
に容量変化比の大きい低周波域等で発振振幅値が大きく
なると、可変容量ダイオードにおいて発振信号電圧に対
する容量変化の平均値が、直流的に設定した容量値から
ずれることがあり、そのため所要の容量値とならないこ
とがある。つまり発振周波数がずれてしまうわけであ
る。

一般にTVチューナ等では局部発振回路に同調電圧を印加
するのに伴ない、入力フィルタや段間フィルタ等の通過
帯域を変化させて選局を行なうが、局部発振周波数が所
望の値とならなければ、上記フィルタ等の通過帯域が周
波数変換回路で正確に中間周波（IF）信号帯域に変換さ
れず、IF信号帯域内の平坦度や帯域外の減衰度等の特性
が保証されない。

従来このため、局部発振回路の発振周波数がずれないよ
うに、発振素子のゲート電位あるいはベース電位を制御
して発振振幅の制御を行なうようにしていたが、上記従
来技術においてはすでに述べたように、1/f雑音の低域
を図る目的でゲート電極を直流的にも接地してしまうた
め、ゲート電位の制御（発振振幅の制御）ができないと
いう不都合がある。

また、ゲート電極を直流的に接地すると、バイアスの関
係からソース抵抗を大きくできず、温度変化やしきい値
電圧のバラツキによる電流変化に対してソース抵抗によ
る帰還量が不足して発振振幅が変動する場合がある。

本発明の目的は、上記従来技術の問題点を解決し、発振
素子としてのFETのゲート電極を接地したままその発振
振幅を制御することができ、また同じくゲート電極を接
地したにもかかわらず、発振振幅の変動が起きないよう
にした発振回路を提供することにある。

〔問題点を解決するための手段〕

上記目的は、FET（特にGaAsFET）を発振素子として用い
た発振回路において、前記FETのソース電位制御回路を
設けることにより達成される。

〔作用〕

発振用FET（特にGaAsFET）のソース電位をその制御回路
によって強制的な外部から増加させると、ドレイン・ソ
ース間電流が減少し発振振幅値が減少する。したがって
発振回路を構成する共振回路内の可変容量ダイオードに
印加される高周波信号の振幅値も減少するため、高周波
信号による可変容量ダイオードの容量変化を抑えること
ができ、所望の容量値、すなわち所望の発振周波数が得
られる。

〔実施例〕

以下、本発明の実施例を図面により説明する。

第１図は、本発明の一実施例の等価回路図である。同図
において、１はそのゲートＧを交流的・直流的に接地し
た発振用FET（なお、ＳはFET1のソース端子を、Ｄはド
レイン端子をそれぞれ示す）、３は電源印加端子、５は
接地容量、４はチョークコイル、６は抵抗、７は発振出
力端子である。

２は発振回路を構成する共振回路であり、2Aは同じく帰
還回路であり、11,12,13,14,20,21はそれぞれ容量、17,
18はそれぞれインダクタンス、16,22はそれぞれ抵抗、1
5は可変容量ダイオード、19はダイオード、23は同調電
圧印加端子、24,25はバンド切換電圧印加端子である。

50は発振用FET1のソース（Ｓ）電位制御回路としての発
振振幅制御回路であり、51はFET、53は電源印加端子、5
4,55は抵抗、52は制御電圧入力端子である。

発振用FET1は、上述したようにゲートＧを直流的にも接
地し、発振雑音の原因となる低周波の1/f雑音の低減を
図っている。このFET1にはデプレッション形FETを用い
て電源印加端子３からチョークコイル４を通して電源を
印加し、抵抗６と、後述する発振振幅制御回路50からの
出力電圧と、により所望のバイアス値が得られるように
設定する。

なお、接地容量５は電源リップル等を除去するために接
続した容量である。

発振回路は帰還容量11,12によりクラップ形発振回路を
構成している。バンド切換電圧印加端子24,25に印加し
た電圧によりダイオード19が導通・非導通の二状態の何
れかをとり、その状態に応じ発振用インダクタをインダ
クタ17のみ（ダイオード19導通）あるいはインダクタ1
7,18の組合せ（ダイオード19非導通）となる。このイン
ダクタと、抵抗16と、同調電圧印加端子23に印加した同
調電圧で制御される可変容量ダイオード15の容量と、の
共振回路によりほぼ発振周波数が決まる。発振周波数は
同調電圧印加端子23に印加する同調電圧に従って変化す
るもので電圧制御発振回路となっている。

発振振幅の制御は発振振幅制御回路50の出力電圧を発振
用FET1のソース端子Ｓに印加して行なう。FET51には電
源印加端子53から電源を印加し、また抵抗54,55,6およ
び制御電圧入力端子52への印加電圧により所望のバイア
ス値が得られるように設定する。制御電圧入力端子52に
印加する制御電圧を増加させると、FET51のゲート電位
が上昇し、抵抗54,55,6を通して流れる電流が増加し、
抵抗６の両端に発生する電位差、すなわち発振用FET1の
ソース電位が上昇する。

このソース電位の上昇でFET1のソース・ドレイン間電流
が減少し、発振振幅値が減少する。逆に制御電圧入力端
子52に印加する制御電圧を減少させると発振用FET1のソ
ース電位が降下し、ソース・ドレイン間電流が増加し発
振振幅値が増加する。以上の発振振幅制御動作の特性例
を第２図に示す。

第２図は、横軸に制御電圧入力端子52に印加する制御電
圧をとり、縦軸に出力端子７から取り出される発振振幅
値をとり、制御電圧に対する発振振幅値の関係を示した
特性図である。制御電圧の増加に伴ない発振振幅値が減
少することが分かるであろう。本実施例では制御電圧の
3V（0V〜3V）の変化に対し、発振振幅値が約4V_p-p変化
し良好な制御感度を有していることが分かる。

このように、本実施例ではゲートを直流的に接地した発
振用FET1のソース電位を可変させる構成としたことによ
り、発振振幅制御が可能となり、可変容量ダイオード15
に印加される発振振幅値も制御されることになるので、
該ダイオード15の容量値も所望の値となり、ひいては同
調電圧印加端子23から印加される同調電圧に対する所望
の発振周波数が得られる。

第３図は、本発明の他の実施例を示す等価回路図であ
る。同図において、第１図におけるのと同一の作用を行
なう部分には同一の番号を付した。そのほか第３図にお
いて、56,57,58は抵抗である。

本実施例は、共振回路２に含まれる可変容量ダイオード
15に端子23から印加する同調電圧を用いて発振振幅制御
を行なう発振回路である。前述したように可変容量ダイ
オード15の発振信号による容量変化が低周波域（すなわ
ち同調電圧の低い領域）で大きいことから、低周波域で
発振振幅値を減少させる発振振幅制御回路50を設けてい
る。同調電圧印加端子23に印加した同調電圧を抵抗57,5
8で分圧することにより得られた制御電圧と、電源印加
端子53に印加された電源と、抵抗54,56,55,6と、により
バイアス値を設定されたFET51において、端子23から印
加される同調電圧を増加させると、FET51のゲート電位
が上昇し、抵抗54,56を通して流れる電流が増加し、抵
抗54の電圧降下が増え、発振用FET1のソース電位を減少
させるため、発振振幅値は増加する。また、逆に端子23
から印加される同調電圧を減少させると、抵抗54,56を
通して流れる電流が減少し、抵抗54での電圧降下が減少
し、発振用FET1のソース電位が上昇し、発振振幅値が減
少する。

このように本実施例では、同調電圧を用いて発振振幅を
制御する構成としたことにより、発振振幅により可変容
量ダイオードの容量変化の大きい低周波域（同調電圧が
低い領域）で発振振幅値をより小さく制御できるため、
所望の同調電圧対発振周波数の関係が得られる。また、
通常の容量帰還形発振回路では、高周波域で負性コンダ
クタンスの低下から発振振幅値が減少することが知られ
ているが、本実施例においては、この問題も同時に解決
することができる。

第４図は、本発明のさらに他の実施例を示す等価回路図
で、第１図におけるのと同一の作用を行なう部分には同
一の番号を付し説明を略す。

本実施例の発振振幅制御回路50は、制御電圧入力端子52
をFET51のドレイン端子に接続する構成とし、FET51のゲ
ートを接地している。制御電圧入力端子52に印加する制
御電圧を増加させると発振用FET1のソース電位が上昇
し、発振振幅値を減少させる。逆に制御電圧入力端子52
に印加する制御電圧を減少させると発振用FET1のソー電
位が降下し、発振振幅値を増加させる。

このように本実施例では、第１図に示した実施例と同様
の効果が得られ、さらに発振振幅値を制御する必要のな
い領域では、制御電圧入力端子52に電圧を印加しないこ
とで、不要な電流を抵抗54,55,6に消費させることがな
いという効果も得られる。

第５図は、本発明のさらに他の実施例を示す等価回路図
で、第１図乃至第４図におけるのと同一の作用を行なう
部分には同一の番号を付し説明を略す。そのほか59は電
源印加端子である。

本実施例における発振振幅制御回路50は定電流源を構成
しており、抵抗56と電源印加端子59に印加する電源と制
御電圧入力端子52に印加する制御電圧により流れる電流
値が決まる。

本実施例では端子52に印加する制御電圧を増加させると
電流値が増加し、発振振幅値が増加する。逆に、制御電
圧を減少させると電流値が減少し発振振幅値が減少す
る。このように本実施例では、第１図に示した実施例と
同様の効果が得られ、さらに、発振用FET1のソース・ド
レイン間電流を直接に制御できるため、制御感度の自由
度が増加するという効果もある。

また、第３図に示した実施例のように、同調電圧印加端
子23に印加する同調電圧を抵抗分割して制御電圧印加端
子52に印加するようにすれば、第３図に示した実施例と
同様の効果が得られる。

第６図は、本発明のさらに他の実施例を示す等価回路図
で、第１図におけるのと同一の作用を行なう部分には同
一の番号を付し説明を略す。そのほか第６図において、
30はバッファ増幅回路、31は電源印加端子、32,33,34,3
5,36,37,38はそれぞれ抵抗、39は容量、27,28,29はそれ
ぞれ増幅用FETである。40は検波回路、41,42,43はそれ
ぞれFET、44,46,47はそれぞれ抵抗、45は容量である。6
0,61は発振信号出力端子である。

本実施例は、発振出力信号の振幅値を一定に保つ動作を
行なう発振回路である。

発振用FET1および共振回路２による発振動作は第１図に
示した実施例のそれと同様である。発振用FET1のドレイ
ン端子Ｄから矢印Y1に沿ってバッファ増幅回路30へ発振
信号を入力する。バッファ増幅回路30は、抵抗37を用い
て定電流源を構成するFET29と、そのドレイン端子にソ
ース端子を共通に接続した１対のFET27,28と、から構成
されており、FET28のゲートは接地容量39で高周波的に
接地し、発振信号は抵抗35を介してFET27のゲートに入
力する。差動増幅動作によりFET27,28のドレイン端子に
は平衡信号が出力する。

この発振信号を増幅して得た平衡信号は、発振信号出力
端子60,61から出力するとともに検波回路40へ入力す
る。検波回路40では、同じく差動形の検波回路を構成す
るFET41,42と、容量45,抵抗46,47と、により直流信号を
作成して出力する。この直流信号は矢印Y2に沿って流れ
て発振振幅制御回路50におけるFET51のゲートへ入力
し、抵抗54,55,6とともに、FET51のバイアス値を決定す
る。発振振幅値が増加すると、矢印Y1に沿ってバッファ
増幅回路30に流入する電流が増し、従って検波回路40か
ら矢印Y2に沿って流出する直流信号が増加し、FET51の
ゲート電位が上昇し発振用FET1のソース電位を上昇させ
るため、発振振幅値が減少する。

逆に、発振振幅が減少すると、検波回路40から矢印Y2に
沿って流出する直流信号が減少し、FET51のゲート電位
が降下し発振用FET1のソース電位を降下させるため、発
振振幅値が増加する。

このように、本実施例では、第１図に示した実施例と同
様の効果の他に、さらに発振出力信号の振幅値を所定の
値に保つことができるという効果がある。

以上の実施例において、発振用FET1のソースと接地電位
点間に接続した抵抗６は、抵抗だけに限定するものでは
なく、直流的に抵抗となるインピーダンスを用いても同
様の効果が得られる。また、共振回路２の構成は、これ
に限るものではなく、可変容量ダイオードを含む共振回
路であれば同様の効果が得られる。

さらに、発振信号出力端子は本実施例では発振用FET1の
ドレイン端子としたが、これに限るものではなくソース
端子や共振回路２の一部にとってもよく、また第６図に
示した実施例のようにバッファ増幅回路の出力部等から
発振信号を出力する方法を用いても同様の効果が得られ
る。

また、抵抗55はチョークコイル等を用いても同様の効果
が得られる。

さらに第６図に示した実施例においては、バッファ増幅
回路30および検波回路40が異なる構成であっても、また
発振振幅制御回路50として第３図に示したそれを用いて
も同様の効果が得られる。

さらに、チョークコイル４は抵抗を用いても同様の効果
が得られる。

〔発明の効果〕

以上説明したように、本発明によれば、ゲートを交流的
・直流的に接地した発振用FET（特にGaAsFET）のソース
電位を制御する構成としたことにより、発振雑音（1/f
雑音）の少ない発振回路において、そのまま発振振幅の
制御が可能となり、更に可変容量ダイオードに印加する
発振振幅値を制御できるので、発振振幅による可変容量
ダイオードの容量変化を抑えることが可能になるという
利点がある。そのため同調電圧と発振周波数が所定の関
係となり、かかる発振回路をチューナに用いれば、入力
フィルタや段間フィルタ等の通過帯域が周波数変換回路
で正しくIF信号帯域に変換されるため、IF信号帯域内の
平坦度および帯域外の減衰度等が所望の特性となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は第１
図に示す回路の特性を示したグラフ、第３図、第４図、
第５図、第６図はそれぞれ本発明の他の実施例を示す回
路図、である。符号の説明１…発振用FET、２…共振回路、2A…帰還回路、３…電
源印加端子、５…接地容量、４…チョークコイル、６…
ソース抵抗、７…発振信号出力端子、52…制御電圧印加
端子、50…発振振幅制御回路、40…検波回路、30…バッ
ファ増幅回路

Claims

【特許請求の範囲】

【請求項１】そのゲート端子を交流的、直流的に接地さ
れた発振用FET（電界効果形トランジスタ）（１）と、
前記発振用FET（１）のソース端子と接地電位との間を
接続する抵抗回路（６）と、前記発振用FET（１）のソ
ース端子とドレイン端子との間を接続する第１の容量
（11）及び前記ソース端子と接地電位との間を接続する
第２の容量（12）により構成された帰還回路（2A）と、
前記発振用FET（１）のドレイン端子に接続された、少
なくとも１つの可変容量ダイオード（15）を含む共振回
路（２）と、前記発振用FET（１）のドレイン端子に電
源を供給する回路と、から成る発振回路において、外部から制御信号を入力し、該制御信号に応じて、その
出力端が接続される前記発振用FET（１）のソース端子
の電位を変化させるソース電位制御回路（50）を設けた
ことを特徴とする発振回路。
【請求項２】特許請求の範囲第１項記載の発振回路にお
いて、前記ソース電位制御回路（50）は、FET（51）
と、該FET（51）のドレイン端子を電源に接続する抵抗
（54）と、該FET（51）のゲート電位を制御する電源（5
2）と、該FET（51）のソース端子と前記発振用FET
（１）のソース端子との間をつなぐ抵抗（55）と、から
成ることを特徴とする発振回路。
【請求項３】特許請求の範囲第１項記載の発振回路にお
いて、前記ソース電位制御回路（50）は、FET（51）
と、該FET（51）のドレイン端子を電源に接続する抵抗
（54）と、該FET（51）のソース端子と接地電位との間
を接続する抵抗（56）と、該FET（51）のゲート端子と
前記共振回路（２）内に含まれる可変容量ダイオード
（15）に印加する同調電圧の供給源（23）との間を接続
する抵抗（58）と、該FET（51）のゲート端子と接地電
位との間を接続する抵抗（57）と、該FET（51）のドレ
イン端子と前記発振用FET（１）のソース端子との間を
接続する抵抗（55）と、から成ることを特徴とする発振
回路。
【請求項４】特許請求の範囲第１項記載の発振回路にお
いて、前記ソース電位制御回路（50）は、そのゲート端
子を直流的に接地されたFET（51）と、該FET（51）のド
レイン端子を該ドレイン端子の電位制御電源（52）に接
続する抵抗（54）と、該FET（51）のソース端子と前記
発振用FET（１）のソース端子との間を接続する抵抗（5
5）と、から成ることを特徴とする発振回路。
【請求項５】特許請求の範囲第１項記載の発振回路にお
いて、前記発振回路からの発振出力信号の一部を取り出
して増幅する増幅回路（30）と、該増幅回路（30）によ
る増幅信号を検波して直流信号を出力する検波回路（4
0）と、該検波回路（40）からの直流信号を前記ソース
電位制御回路（50）に含まれる制御用FET（51）のソー
ス端子へ帰還してそのソース電位を制御する帰還回路
と、を具備したことを特徴とする発振回路。