JPH0691456B2 - 広温度範囲ｍｅｓｆｅｔ論理回路 - Google Patents

広温度範囲ｍｅｓｆｅｔ論理回路

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JPH0691456B2
JPH0691456B2 JP2024300A JP2430090A JPH0691456B2 JP H0691456 B2 JPH0691456 B2 JP H0691456B2 JP 2024300 A JP2024300 A JP 2024300A JP 2430090 A JP2430090 A JP 2430090A JP H0691456 B2 JPH0691456 B2 JP H0691456B2
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プレシジョン・モノリシックス・インコーポレーテッド
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Description

【発明の詳細な説明】 （発明の分野） この発明は電子論理回路に、更に詳細には、ひ化ガリウ
ムで実現されることのできる論理回路に関係している。
（背景技術） 論理回路はバイポーラ及び接合形電界硬化トランジスタ
（JFET）技術を用いて実現されてきた。バイポーラ回路
形態の一つの重要な限界は、現在ではそれが高速媒体で
あるひ化ガリウム（GaAs）で首尾よく実現され得ないこ
とである。大抵のJFETも同様にGaAsでは実現され得な
い。しかしながら、GaAsは、MESFET（金属半導体電界効
果トランジスタ）と呼ばれるJFETの一形式のものに対す
る適当な媒体である。ゲート接触がバイポーラPn接合に
より確立されている大抵のJFETとは異なり、MESFETでは
ゲート接合はショットキーダイオード金属半導体接合に
よって形成されている。GaAsとの適合性の外に、MESFET
は他のJFETよりはるかに小さく、又非常に小さいチップ
面積を占める回路構成を可能にする。
MESFETの分野では、超大規模集積（VLSI）回路に高速Ga
Asを適用するのに特に有効であるが、シリコンのような
他の半導体材料にも適用可能である直結形FET論理（DCF
L）回路が提案されている。このDCFL回路においては、
一つの論理段の出力は通常別の論理段の入力として使用
される。任意所与の段の入力素子は通常エンハンスメン
ト形MESFETであって、これのゲートソース電圧降下は約
0.7ボルトに制限されているので、別の段に入力として
接続されている任意特定の論理段の高出力に対しては約
0.7ボルトの上方電圧限界がある。この比較的低い電圧
の揺れは出力を雑音問題に感じやすくする。
多数の既知の回路が、IEEE固体回路ジャーナル第23巻第
４号、1988年８月号、893〜900ページ所載の「ひ化ガリ
ウムVLSIにおける雑音余裕度限界」と題するロング外の
論文（an article by long et al.,“Noise−Margin Li
mitations on Gallium−Arsenide VLSI",IEEE Journal
of Solid−State Circuits,Vol.23,No.4,August 1988,p
ages893−900）に記載されている。１つのそのような回
路、NORゲートが図１に示されている。この回路におい
ても、エンハンスメント形MESFET T1,T2及びT3がスイッ
チトランジスタのために使用され且つデプレーション形
MESFET T4が能動負荷電流源として役立っている。デプ
レーション形MESFET T4はゲートおよびソースが互いに
接続されているので、常に導通している。それのドレー
ンは正の電圧線V+に接続されているので、このデバイス
は電流源として機能する。三入力NORゲートが図示さ
れ、入力A,B及びＣはそれぞれエンハンスメント形スイ
ッチングMESFET T1,T2,T3のゲートに加えられる。これ
らの三つのスイッチングトランジスタのソースは接地に
接続されている。出力はスイッチングトランジスタのド
レーンから取られて次の段に加えられる。スイッチング
トランジスタT1〜T3はこれらのゲートに加えられる入力
信号A,B及びＣに依存して導通又は非導通になり得る。
エンハンスメント形スイッチングMESFETの一つの入力が
高いときには、電子がそれのチャネルに集まってそれは
導電性になる。それのチャネル抵抗はその場合デプレー
ション形MESFET T4のそれより低く、出力電圧をV+によ
りも接地に近く保持する。他方、回路入力が低いときに
は、スイッチングMESFETは非導電性であって、T4の導電
チャネルは出力電圧をはるかにより高いレベルに保持す
る。
回路出力は次の段のMESFETのゲートに入力として接続さ
れているので、第１段に対する出力電圧は約0.7ボルト
に制限される。より高い電圧に行こうとしたならば、次
の段に対する入力MESFETはダイオードのようにふるまう
であろう。この回路に対する低電圧出力は、スイッチン
グトランジスタT1〜T3のそれぞれに高論理入力が加えら
れるときに発生されるものであって、約100mVである。
それゆえ、高状態と低状態との間の全出力電圧揺れは約
0.6ボルトである。更に、この回路は150℃程度の高い温
度では不動作になり、この温度ではエンハンスメント形
MESFETの電圧しきい値はほぼ零に低下する。
GaAsのMESFETで実現された別の従来の論理回路が図２に
示されている。この回路はトリクウィント社（Triquint
Corporation）によってZFLという名称の下に製作され
ており、デプレーション形MESFETを使用している。電流
源MESFET T5は正電圧基準V+から入力デプレーション形M
ESFET T6のドレーン及び別のデプレーション形MESFET T
7のゲートの電流を供給する。電流源における処理変動
を緩和するためにT5にはコンデンサC1が接続されてお
り、又高及び低電圧基準V+及びV-（V-は接地されること
ができる）間にはT7が別のデプレーション形MESFET T8
と直列に接続されている。T6のソースにおけるダイオー
ドD1はT8のためのゲート信号を与え、又出力はT8のドレ
ーン及びT7のソースから取られる。
図２の回路は反転機能を与えるが、それの動作は制限さ
れる。図１の回路に関しては、その出力電圧揺れは約0.
6ボルトに制限される。更に、それの性能は大いに温度
に依存している。又、D1を通る漏れ電流のために、出力
が低くあるべきときにはT8を完全にオンにするのに問題
がある。
0.6ボルトより大きい出力電圧揺れが他のMESFET回路で
得られているが、そのような回路は上述の回路に使用さ
れた二つの電圧基準レベルより多い電圧基準レベルを必
要とする。そのような回路の例は上述のロング外の論文
の図に示され（三つの基準電圧レベル、又IEEEひ化ガリ
ウム集積回路シンポジウム、1984年10月、の「GaAs D−
MESFET ICのためのコンデンサ・ダイオード FET論理（C
DFL）回路方式」と題するイーデンによる文献（a paper
by Eden,“Capacitor Diode FET Logic （CDFL） Circ
uit Approach for GaAs D−MESFET ICs",IEEE Gallium
Arsenide Integrated Circuit Symposium,October 198
4）の図２に示されている（五つの基準電圧）。三つ以
上の基準電圧レベルの使用は回路全体の複雑さ及び原価
を増大させる。
高い温度における低電圧MESFETしきい値によって引き起
こされる問題は実用装置のための信頼性のある回路の設
計及び実現の際に遭遇する技術的要因によって複雑にさ
れる。例えば、高集積超小型回路設計において、パッケ
ージ熱抵抗は容易にダイ温度を25℃上昇させる可能性が
あり、、その結果125℃で動作するように設計された論
理回路は150℃の実際の動作温度では動作しなくなる。
図１及び２に関して説明された従来技術の論理回路に及
ぼす結果は、温度が150℃に近づくにつれてスイッチン
グが不確実になって究極的には動作しなくなり、そして
エンハンスメント形MESFETの電圧しきい値が非常に低い
レベルに減少することである。
エンハンスメント形MESFETは典型的には100mVと200mVの
間のしきい値電圧を持って作られる。デバイスをオンに
するためにはゲートソース電圧をしきい値電圧の３倍以
上にしておくことが必要とされるので、それは固定され
ている。同時に、デバイスをオフにするためにはゲート
はしきい値電圧より相当小さくなっていなければならな
い。温度に関して、しきい値電圧は変化する。しきい値
電圧は温度のＣ目盛り１度の増大ごとに約1mV低下す
る。
25℃における100mVのしきい値電圧から出発して、しき
い値は温度が125℃に増大したならば零に低下すること
になる。ゲートソース電圧はその場合デバイスをオフに
するためには負であることが必要である。この効果はME
SFETを用いた既知の論理回路がただ二つの電圧レベルを
用いた形態で首尾よく実現されることを阻止する。
（発明の要約） 上の諸問題を考慮して、この発明の目的は、ただ二つの
電圧基準レベルを使用し、従来の二電圧基準MESFET回路
より高い出力電圧揺れ及び対応して大きい雑音余裕度を
持っており、且つ150℃程度の高い温度で動作すること
のできる、GaAsでMESFETにより実現され得る新形式の論
理回路を提供することである。
この目的はGaAsでMESFETにより実現されることができ、
且つ約1.3〜1.4ボルトの出力揺れを達成するためにただ
二つの基準電圧レベルを必要とするだけであるJFET論理
回路で実現される。
この発明に従って、第１エンハンスメント形JFETのソー
スと低電圧線との間に第１ショットキーダイオードが接
続されている。第１エンハンスメント形JFETのドレーン
は第１能動負荷電流源を通して高電圧線に接続され且つ
又第２ショットキーダイオード及び第２能動負荷電流源
を通して低電圧線に接続されている。第１ショットキー
ダイオードは第１エンハンスメントJFETのソースを低電
圧線に対して正に維持する電圧降下を発生する。第２シ
ョットキーダイオードは第１ショットキーダイオードの
電圧降下と相補的な電圧降下を発生し、これは低電圧線
のレベルに近い論理的に低いレベルを持った第２電流源
における出力電圧を回路に発生させる。この低出力電圧
は電圧しきい値が零に近い場合高い温度においてさえも
次の段の第１エンハンスメント形JFETを確実にオフにす
るが、これは第１エンハンスメント形JFETのソースが第
１ショットキーダイオードによって一つのダイオード降
下において低電圧線より高く正に保持されているためで
ある。第２エンハンスメント形JFETを接続して、第１シ
ョットキーダイオードを常時導電性に維持する電流を供
給し、且つ又スイッチングを向上させる第１ショットキ
ーダイオードの抵抗を通してのソース結合により第１エ
ンハンスメント形JFETに正の帰還を与えるようにしても
よい。第１電流源は次の段の確実なターンオフを確保す
るために第２電流源の電流の２倍より多くを与えるよう
に選択される。
この発明の付加的な特徴及び利点は添付の図面と共に行
われるこの発明の次の詳細な説明から当業者には明らか
であろう。
（実施例の説明） 今度は図３に言及すると、この発明を具体化した広温度
範囲論理ゲート回路が包括的に10として示される。これ
は基本的なインバータであって、単独に使用されること
ができ又はより複雑な論理機能を与えるように変更され
ることができる。それはただ二つの電圧基準、すなわち
線12におるけ低電圧基準V-、及び線14における高電圧基
準V+を使用している。V-は接地電位にあってもよく、V+
は典型的には約V-より約３〜10ボルト高い。
この回路はMESFETを用いてGaAs過程で実現されることが
望ましい。しかしながら、この発明はGaAsに制限され
ず、エンハンスメント形及びデプレーション形MESFETを
生成することのできる他の任意のIII〜Ｖ族半導体過程
を使用することができる。この発明は又一般にJFETにも
適用可能であるが、MESFETの特定の利点、例えば小寸法
及びGaAsとの適合性は、別の形式のJFETが使用されたな
らば失われるであろう。しかしながら、この発明はMESF
ETを使用した特定の実施例に関して説明されるけれど
も、この発明の概念は一般にJFETに拡張されることがで
きる。
この回路はダイオード接続形態で与えられたデプレーシ
ョン形MESFET T9を含んでおり、これのドレーンは高電
圧線14に接続されている。MESFET T9のソース及びゲー
トは互いに接続され、そして更に第１エンハンスメント
形MESFET T10のドレーンに接続されている。図示の形式
におけるMESFET T9は定電流又は能動負荷電流源を構成
している。
MESFET T10のゲートは、前の論理段又は他のデバイスか
らのものでよい入力信号Ａを受けるように構成されてい
る。入力信号Ａは典型的には論理的に低い入力に対する
低電圧線12の電位に近い値から論理的に高い入力に対す
る1.3ないし1.5V程度（ほぼ二つのダイオード降下）ま
でに及ぶ。
MESFET T10のソースはショットキーダイオードD2のアノ
ードに接続され、そしてD2のカソードは低電圧線12に接
続されている。
第１エンハンスメント形MESFET T10のドレーンは第２エ
ンハンスメント形MESFET T11のゲートに接続されてい
る。MESFET T11のドレーンは高電圧線14に接続され、又
MESFET T11のソースはダイオードD3のアノードに接続さ
れている。ダイオードD3のカソードは電流制限用デプレ
ーション形MESFET T12のドレーンに接続され、そしてT1
2のソースはダイオードD2のアノードに接続されてい
る。MESFET T12のゲートは適当なソース（図示されてい
ない）からバイアス電圧を受けるように接続されてい
る。
MESFET T10のドレーン及びMESFET T11のゲートは更にシ
ョットキーダイオード D4のアノードに接続され、そし
てD4のカソードはデプーション形MESFET T13のドレーン
に接続されている。回路10の出力ＢはダイオードD4及び
MESFET T13の接続部で取られる。MESFET T13はMESFET T
9に類似した方法で、更に明確には能動負荷電流源とし
て機能するようにダイオード形態で接続されている。こ
れはMESFET T13のゲート及びソースを低電圧線12に接続
することによって完成される。
ダイオードD5はダイオードD4と並列に接続され、ダイオ
ードD5のカソードはダイオードD4のアノードに接続され
ており、逆も同様である。ダイオードD5は通常の形式の
ものであるが、比較的大きい値のキャパシタンスを持つ
ように選択されている。
この発明を具体化したこの広温度範囲論理回路設計はGa
Asで実現された高密度集積回路のための基礎を構成する
ように意図されている。このような回路は回路10に準拠
した相当数の論理段を備えていて、一つの段の出力が次
の段の入力に接続されている。
入力Ａにおける論理的高信号に応答して、MESFET T10は
高められる。このためMESFET T10がオンになって、電流
がそれのドレーンとソースとの間のチャンネルを通って
高電圧線14からMESFET T9及びショットキーダイオードD
2を通り電圧線12に流れるようにされる。ダイオードD2
を流れる電流は約0.7Vのそれにおける順方向電圧降下を
生じさせる。MESFET T10のドレーンにおける電圧はほぼ
この一つのダイオード降下プラスMESFET T10における10
0mV程度の小さい降下、すなわちほぼ0.8Vである。
源MESFET T9からの電流は又ショットキーダイオードD4
及び電流源MESFET T13を通って低電圧線12に流れる。ダ
イオードD4はダイオードD2における降下すなわち0.7Vに
ほぼ等しい電圧降下を発生する。MESFET T13はMESFET T
9及びT10に類似したほぼ100mVの電圧降下を発生する。
この論理回路10はそれにより論理的高入力に応答してほ
ぼ100mV（MESFET T13における降下）の論理的低出力電
圧を発生する。ダイオードD4は、MESFET T10のソースに
おける電圧がダイオードD2によってダイオード降下分上
昇させられ、又出力Ｂにおける電圧がダイオードD4によ
って１ダイオード降下分低下させられる。このような条
件下で、MESFET T13は次の段のMESFET T10からの電流を
流す。
論理的に低い入力Ａに応答して、MESFET T10はオフにさ
れる。源MESFET T9からの電流はダイオードD4及びMESFE
T T13を通って低電圧線12に流れる。
MESFET T9は次の段（図示せず）のMESFET T10に電流を
供給して、論理的高出力を与える。
MESFET T9はMESFET T13の電流の２倍より多くを供給す
るように選択されており、従って次の段のMESFET T10を
オンにするために余剰の電流を供給する。Ｂにおける論
理的高出力電圧は次の段のMESFET T10及びダイオードD2
によって低電圧線12のレベルよりほぼ２ダイオード降下
（1.4V）上にクランプされる。
ダイオードD2はこの発明に従って、MESFET T10のソース
を低電圧線に対して常時に正に維持するために設けられ
ている。回路10の温度が150℃の範囲にまで増大してMES
FETの電圧しきい値が零に近づくにつれて、MESFETを確
実にオフするためには負のゲートーソース電圧が必要で
ある。図３に示す段のMESFET T10のゲートに論理的低出
力電圧を発生する前段（図示せず）が低電圧線の電圧
（100mV）よりわずかに上であり、図３の入力MESFET T1
0のソースがダイオードD2によって低電圧線より１ダイ
オード降下（0.7V）上に保持されている場合、MESFET T
10のゲートーソース電圧は論理的低入力Ａに応答して約
−0.6Vであり、これはMESFET T10を任意の現実的な動作
温度においてオフにするのに十分である。ダイオードD4
における電圧降下は次の段のMESFET T10を確実にオフに
する低電圧出力を発生する。
上述のように、MESFET T10はＡにおける低入力電圧によ
ってオフされる。これらの条件下で、MESFET T11、ダイ
オードD3、及びMESFET T12が存在しなかったとすれば、
ダイオードD2を流れる電流はMESFET T10を通る漏れ電流
に制限されることになるであろうが、これはダイオード
D2において順方向電圧降下を発生するためには不十分で
ある。MESFET T10のソースにおける電圧は低電圧線12の
それに近くなるであろう。高温度条件下でMESFET T10の
電圧しきい値が零に近づいている（この場合には線12の
電圧に等しくなっている）場合には、線12の電圧よりも
低い入力電圧がMESFET T10をオフにするために必要であ
ろう。これは二電圧レベル形態では利用不可能である。
MESFET T11はこの発明に従って、MESFET T10が負電圧源
を必要としないで任意の現実的な動作温度で確実にオフ
させることを可能にするために設けられている。
Ａにおける高入力電圧に応答して、MESFET T10はオンに
されて、ダイオードD2に順バイアスを与えてそれに所望
の電圧降下を発生するために十分な電流を送る。これら
の条件下では、MESFET T10の低ドレーン電圧はMESFET T
11をオフにする。
しかしながら、Ａにおける論理的低入力信号に応答し
て、MESFET T10はオフにされ、そしてMESFET T11のゲー
トはMESFET T9によって高レベルにプルアップされる。
これはMESFET T11を高めてこれによりT11をオンにし、
そしてT11はこれを通る電流を高電圧線14からダイオー
ドD3、MESFET T12及びダイオードD2を通って低電圧線12
に送る。ダイオードD2を流れる電流は所望の電圧降下を
発生して、MESFET T10が低入力信号によって確実にオフ
にされるレベルまでMESFET T10のソースにおけ電圧が高
められることを確実にする。
MESFET T11は、ダイオードD2が順バイアスを受けるよう
に十分な電流を送って常時順方向電圧降下を発生するこ
とを確実にする電流源として機能する。この電流源は、
能動デバイス（MESFET T11）の形成になっているものと
して図示されているけれども、それを通して電流を常時
ダイオードD2に送る抵抗（図示されていない）によっ
て、置き換えられることができる。
ダイオードD3はダイオードD2がMESFET T10に対して与え
る機能に類似した機能をMESFET T11に対して与える。更
に明確には、ダイオードD3はMESFET T11のソースにおけ
る電圧をMESFET T10のソースにおける電圧より上に上昇
させる電圧降下を発生して、MESFET T10がオンにされて
そのドレーンに低電圧を発生しているときにMESFET T11
が確実にオフにされることを可能にする。
MESFET T12はこれのゲートに加えられるバイアス電圧に
対応する所定の値に調整されるダイオードD2を流れる電
流を制限するように機能する。このバイアス又は電圧
は、電圧線12及び14間に接続された抵抗分圧器回路網
（図示されていない）によって又は外部源によって供給
されることができる。
ダイオードD5は、直流電流を阻止するとともに、大きい
過渡的信号を出力Ｂに容量的に結合する。ダイオードD5
は静電流を導かず、この発明の範囲内においてコンデン
サ又はその他の容量性デバイスによって置き換えられる
ことができる。
ダイオードD2を流れる電流を与えることの外に、MESFET
T11はMESFET T10のスイッチングを動的に向上されるよ
うに機能する。低入力信号ＡはMESFET T10をオフにし、
そしてこれは高ドレーン電圧を発生する。これはMESFET
T11をオンにする。最小限の電流がMESFET T10からダイ
オードD2を通って流れるけれども、ダイオードD2は高電
圧線14からMESFET T11を通る電流を供給される。この電
流は、ダイオードD2に固有の有限抵抗を通って流れて、
MESFET T10のソースをプルアップする電圧降下を発生
し、そしてT10をMESFET T11が存在しなかったとした場
合よりも速くオフにする。ダイオードD2の抵抗を通し
て、MESFET T10とT11との間がソース結合され、より速
くMESFET T10をオフにすることが、MESFET T11をより速
くオンにすることになる。
このような正帰還的動作は、入力Ａに高電圧が加えられ
た場合には反対方向に機能する。即ち、MESFET T10はオ
ンにされて、低ドレーン電圧を発生する。これはMESFET
T11をオンにし、そしてT11はこれを通してダイオードD
2への電流供給を遮断する。ダイオードD2における電
圧、従ってMESFET T10のソースにおける電圧は低下し
て、MESFET T11が存在しなかったとした場合よりも速く
MESFET T10をオンにする。より速くMESFET T10をオンに
することが、MESFET T11をより速くオフにすることにな
る。
回路10の出力は本質的には電流であり、そして出力高電
圧レベルは上述のように次の論理段のゲートーソース接
続部の順方向伝導によって制限される。これは室温にお
いて２ダイオード降下、すなわち約1.5Vの論理的高レベ
ルを与える。出力低論理レベル低電圧線12のレベルの近
くにあるが、これはダイオードD4のアノードにおける電
圧がダイオードD4に順バイアスを与えるのには不十分で
あり、且つMESFET T13がダイオードD4を通って漏れてい
るのよりもはるかに多くの電流を流すためである。
典型的な低論理レベル出力電圧は低電圧線12のレベルよ
り100mV上になるであろう。総合論理揺れはそれゆえ室
温において２ダイオード降下−100mV＝1.4Vである。こ
の比較的大きい電圧範囲はデバイスに固有のヒステリシ
スと共に、回路に室温で約0.9V、又は150℃で0.5V超の
大きい雑音余裕度を与える。回路の低温度動作はそれの
向上した高温度動作によって影響されず、この論理回路
が従来技術のものに比較して非常に大きい温度範囲にわ
たって確実に動作することを可能にする。
これまでに説明されたインバータ回路10はいろいろな他
の論理的機能を与えるために拡張されることができる。
例えば、破線で図示されたように、エンハンスメント形
MESFET T14及びT15を並列にMESFET T10のドレーン−ソ
ース回路に接続して、図１に例示された従来技術の回路
に類似した論理的NOR（NOT OR）形態を与えるようにす
ることができる。この拡張形回路の出力は入力信号Ａと
MESFET T14及びT15のゲートに加えられた入力信号Ｃ及
びＤとの論理和の反転値である。
理解されることであろうが、電界効果トランジスタに適
用されたところの用語「ソース」及び「ドレーン」とゲ
ートに加えられた電圧によって制御されるチャネル領域
の両端を規定しているにすぎない。ソース及びドレーン
は電流がどちらか一方へ流れ込んで他方から流れ出るこ
とができるもので相互変換可能である。それゆえ、この
明細書及び各請求項において使用されたような用語「ソ
ース」及び「ドレーン」並びにこれらに加えられる電圧
の相対的極性はこの発明の範囲内において任意であり且
つ逆転可能であり、従ってこの発明を極性の可能な形態
の一方又は他方に限定するものとして考慮されるべきで
はない。
この論理回路はなお二つの基準電圧線で達成可能な入力
及び出力電圧揺れにおける相当な増大、並びに雑音余裕
度における対応する増大を与える。この回路は150℃以
上の温度で良質の論理的スイッチングが可能であり、且
つGaAsにおいてMESFETで実現されることができる。当業
者には、多くの変形例及び代替実施例がこの発明の範囲
内において可能であることは明らかであろう。
【図面の簡単な説明】
図１及び図２は二つの異なった従来技術の論理回路の概
略図である。 図３はこの発明を具体化した論理ゲート回路の概略図で
ある。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−253722（ＪＰ，Ａ) 特開 昭63−246926（ＪＰ，Ａ)

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】高電圧線及び低電圧線（14,12）と、 入力信号を受けるゲート、ソース、及びドレーンを有
    し、論理的低入力信号に応答してターンオフし、論理的
    高入力信号に応答してターンオンする第１エンハンスメ
    ント形JFET（T10）と、 前記第１エンハンスメント形JFETのドレーンと高電圧線
    （14）との間に接続される第１電流源手段（T9）と、 前記第１エンハンスメント形JFETのソースと低電圧線
    （12）との間に接続される第１電圧降下手段（D2）と、 前記第１エンハンスメント形JFETのドレーンと低電圧線
    （12）との間に接続される第２電流源手段（T13）と、 前記第１エンハンスメント形JFETのドレーンと第２電流
    源手段との間に接続される第２電圧降下手段（D4）を設
    け、第２電流源手段（T13）と第２電圧降下手段の接続
    点に出力信号を発生し、更に、 前記第１エンハンスメント形JFETのドレーンに接続され
    るゲート、前記高電圧線に接続されるドレーン、及び前
    記第１エンハンスメント形JFETのソースに接続されるソ
    ースを有する第２エンハンスメント形JFET（T11）、 を有し、前記第２エンハンスメント形JFETが、論理的低
    入力信号に応答して、前記第１電圧降下手段（D2）に電
    流を供給して前記第１電圧降下手段に電圧を生じさせ
    て、前記第１エンハンスメント形JFETをより速くターン
    オフさせ、前記第２エンハンスメント形JFETが、論理的
    高入力信号に応答して、前記第１電圧降下手段への電流
    を終止させて前記第１電圧降下手段の電圧を減少させ、
    それによって前記第１エンハンスメント形JFETをより速
    くターンオンさせる、接合形電界効果（JFET）論理回
    路。
  2. 【請求項２】前記第２エンハンスメント形JFETのソース
    と前記第１エンハンスメント形JFETのソースとの間に接
    続される第３電圧降下手段（D3）を備えた、請求項１記
    載の論理回路。
  3. 【請求項３】前記第３電圧降下手段と前記第１エンハン
    スメント形JFETのソースとの間にソース・ドレーン回路
    が接続される電流制限デプレーション形JFET（T12）を
    備えた、請求項２記載の論理回路。
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