JPH0691462B2 - アナログカウンタ回路 - Google Patents
アナログカウンタ回路Info
- Publication number
- JPH0691462B2 JPH0691462B2 JP2527288A JP2527288A JPH0691462B2 JP H0691462 B2 JPH0691462 B2 JP H0691462B2 JP 2527288 A JP2527288 A JP 2527288A JP 2527288 A JP2527288 A JP 2527288A JP H0691462 B2 JPH0691462 B2 JP H0691462B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- source
- circuit
- drain
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアナログカウンタ回路に関する。
従来この種のカウンタ回路は非同期式のデジタルカウン
タを使用し、前段のフリップフロップの出力端子を次の
段のフリップフロップのクロック端子に接続して使用し
ていた。使用するフリップフロップによりアップカウン
タとダウンカウンタを構成することができ、フリップフ
ロップの出力の反転論理積を得てその出力をリセット端
子に接続することにより、何周期でパルスを出力するか
を指定することができた。
タを使用し、前段のフリップフロップの出力端子を次の
段のフリップフロップのクロック端子に接続して使用し
ていた。使用するフリップフロップによりアップカウン
タとダウンカウンタを構成することができ、フリップフ
ロップの出力の反転論理積を得てその出力をリセット端
子に接続することにより、何周期でパルスを出力するか
を指定することができた。
上述した従来のデジタルカウンタはフリップフロップの
接続で構成されており、パルスの立ち上がり及びパルス
の立ち下がりをラッチしてカウントを行なっていた。カ
ウントできる最大のパルス数をｍ、フリップフロップ数
をＮとすれば、カウントできる最大パルス数は（１）の
式で得られる。
接続で構成されており、パルスの立ち上がり及びパルス
の立ち下がりをラッチしてカウントを行なっていた。カ
ウントできる最大のパルス数をｍ、フリップフロップ数
をＮとすれば、カウントできる最大パルス数は（１）の
式で得られる。
ｍ＝2n …（１） 従って、カウントする数が多い時に回路素子が多くなる
という欠点がある。また、カウントする数を変える場合
は各フリップフロップの出力端子をセレクタ回路に接続
し、セレクタ回路でカウントする数を選択する回路構成
となっていたため、少ない回路素子でカウントする数を
容易に変えることができないという欠点もある。
という欠点がある。また、カウントする数を変える場合
は各フリップフロップの出力端子をセレクタ回路に接続
し、セレクタ回路でカウントする数を選択する回路構成
となっていたため、少ない回路素子でカウントする数を
容易に変えることができないという欠点もある。
本発明の目的は、少ない回路素子でカウンタを構成した
い場合で、しかもカウントする数を容易に変化させたい
場合に適した回路を提供することにある。
い場合で、しかもカウントする数を容易に変化させたい
場合に適した回路を提供することにある。
従って本発明は、上述した従来のフリップフロップの接
続で構成されたディジタルカウンタに対し、電圧変換回
路と電圧比較器との接続により構成され、少ない回路素
子でカウントを構成することができ、しかもカウントす
る数を容易に変化させることができるという相違点を有
する。
続で構成されたディジタルカウンタに対し、電圧変換回
路と電圧比較器との接続により構成され、少ない回路素
子でカウントを構成することができ、しかもカウントす
る数を容易に変化させることができるという相違点を有
する。
第１のキャパシタの一端が第１のMOSトランジスタのソ
ースとゲートとに接続され、前記第１のキャパシタの他
端が互いに180度の位相差を有する第１および第２のク
ロックのうちいずれか一方に接続され、第２のMOSトラ
ンジスタのドレインが前記第１のMOSトランジスタのソ
ースとゲートとに接続され、前記第２のMOSトランジス
タのソースが第２の電源線に接続される複数個の部分回
路により構成され、前記部分回路を構成する前記第１の
MOSトランジスタのソースゲートとが前段の部分回路のM
OSトランジスタのドレインに接続され、前記第１のMOS
トランジスタのドレインが次段のMOSトランジスタのソ
ースとゲートとに接続され、縦続接続された前記部分回
路に対し、その順序に従って前記第１および第２のクロ
ック信号が交互に供給され、ソースとゲートとをあらか
じめ定められた電圧源に接続した少なくとも１個の第３
のMOSトランジスタのドレインが初段の部分回路の第１
のMOSトランジスタのソースとゲートとに接続され、最
後の段の部分回路の第１のMOSトランジスタのドレイン
は第２のキャパシタの一方と電圧比較器の入力と第４の
MOSトランジスタのドレインとにそれぞれ接続され、前
記第２のキャパシタの他方と前記第４のMOSトランジス
タのソースとが前記第２の電源線に接続され、前記電圧
比較器の出力が出力端子と論理和回路の入力とに接続さ
れ、入力端からの入力信号と前記電圧比較器の出力とを
入力した前記論理和回路の出力は前記第４のMOSトラン
ジスタのゲートと複数個の前記部分回路の第２のMOSト
ランジスタのゲートとに接続して構成される。
ースとゲートとに接続され、前記第１のキャパシタの他
端が互いに180度の位相差を有する第１および第２のク
ロックのうちいずれか一方に接続され、第２のMOSトラ
ンジスタのドレインが前記第１のMOSトランジスタのソ
ースとゲートとに接続され、前記第２のMOSトランジス
タのソースが第２の電源線に接続される複数個の部分回
路により構成され、前記部分回路を構成する前記第１の
MOSトランジスタのソースゲートとが前段の部分回路のM
OSトランジスタのドレインに接続され、前記第１のMOS
トランジスタのドレインが次段のMOSトランジスタのソ
ースとゲートとに接続され、縦続接続された前記部分回
路に対し、その順序に従って前記第１および第２のクロ
ック信号が交互に供給され、ソースとゲートとをあらか
じめ定められた電圧源に接続した少なくとも１個の第３
のMOSトランジスタのドレインが初段の部分回路の第１
のMOSトランジスタのソースとゲートとに接続され、最
後の段の部分回路の第１のMOSトランジスタのドレイン
は第２のキャパシタの一方と電圧比較器の入力と第４の
MOSトランジスタのドレインとにそれぞれ接続され、前
記第２のキャパシタの他方と前記第４のMOSトランジス
タのソースとが前記第２の電源線に接続され、前記電圧
比較器の出力が出力端子と論理和回路の入力とに接続さ
れ、入力端からの入力信号と前記電圧比較器の出力とを
入力した前記論理和回路の出力は前記第４のMOSトラン
ジスタのゲートと複数個の前記部分回路の第２のMOSト
ランジスタのゲートとに接続して構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第一の実施例の構成を示す回路図、第
２図は第１図の部分回路の構成を示す回路図である。
２図は第１図の部分回路の構成を示す回路図である。
本発明の回路は昇圧回路部と電圧比較部とから構成さ
れ、昇圧回路部は１個のキャパシタと２個のＮチャネル
MOSトランジスタからなる６段の部分回路の縦続接続回
路を備えている。
れ、昇圧回路部は１個のキャパシタと２個のＮチャネル
MOSトランジスタからなる６段の部分回路の縦続接続回
路を備えている。
第２図を見るに、キャパシタC1の一端が1NチャネルMOS
トランジスタM1のソースとゲートとに接続され、キャパ
シタC1の他端が互いに180度の位相差を有するクロック
φ１・φ２のいずれか一方に接続されている。また、Ｎ
チャネルMOSトランジスタM7のドレインがＮチャネルMOS
トランジスタM1のソースとゲートとに接続され、Ｎチャ
ネルMOSトランジスタM7のソースが接地端子GNDに接続さ
れる部分回路が構成されている。
トランジスタM1のソースとゲートとに接続され、キャパ
シタC1の他端が互いに180度の位相差を有するクロック
φ１・φ２のいずれか一方に接続されている。また、Ｎ
チャネルMOSトランジスタM7のドレインがＮチャネルMOS
トランジスタM1のソースとゲートとに接続され、Ｎチャ
ネルMOSトランジスタM7のソースが接地端子GNDに接続さ
れる部分回路が構成されている。
第２図の部分回路を構成するＮチャネルMOSトランジス
タM1のソースとゲートとが前段の部分回路のＮチャネル
MOSトランジスタのドレインに接続され、ＮチャネルMOS
トランジスタM1のドレインが次段のMOSトランジスタの
ソースとゲートとに接続され、クロックφ１・φ２の接
続順序については部分回路の奇数番目がクロックφ１に
偶数番目がクロックφ２に接続されている。Ｎチャネル
MOSトランジスタM7のゲートが本アナログカウンタ回路
の出力端子に接続される帰還端子RTNである。第１図を
見るに初段の部分回路のＮチャネルとMOSトランジスタM
1のソースとゲートとがＮチャネルMOSトランジスタM0の
ドレインに接続され、ＮチャネルMOSトランジスタM0の
ソースとゲートが電源端子V1に接続されている。最後の
段の回路のＮチャネルMOSトランジスタM6のドレイン
は、キャパシタC7の一方と電圧比較器Ａの入力とＮチャ
ネルMOSトランジスタM13のドレインとにそれぞれ接続さ
れ、キャパシタC7の他方とＮチャネルMOSトランジスタ
のM13のソースとが接地端子GNDに接続されている。電圧
比較器Ａの出力が本アナログカウンタ回路の出力OUTに
接続され、電圧比較器Ａの出力と本アナログカウンタ回
路の入力端子Ｅとが論理和回路Ｄの入力側に接続され、
論理和回路Ｄの出力端子がＮチャネルMOSトランジスタM
7〜M13のゲートに接続されている。
タM1のソースとゲートとが前段の部分回路のＮチャネル
MOSトランジスタのドレインに接続され、ＮチャネルMOS
トランジスタM1のドレインが次段のMOSトランジスタの
ソースとゲートとに接続され、クロックφ１・φ２の接
続順序については部分回路の奇数番目がクロックφ１に
偶数番目がクロックφ２に接続されている。Ｎチャネル
MOSトランジスタM7のゲートが本アナログカウンタ回路
の出力端子に接続される帰還端子RTNである。第１図を
見るに初段の部分回路のＮチャネルとMOSトランジスタM
1のソースとゲートとがＮチャネルMOSトランジスタM0の
ドレインに接続され、ＮチャネルMOSトランジスタM0の
ソースとゲートが電源端子V1に接続されている。最後の
段の回路のＮチャネルMOSトランジスタM6のドレイン
は、キャパシタC7の一方と電圧比較器Ａの入力とＮチャ
ネルMOSトランジスタM13のドレインとにそれぞれ接続さ
れ、キャパシタC7の他方とＮチャネルMOSトランジスタ
のM13のソースとが接地端子GNDに接続されている。電圧
比較器Ａの出力が本アナログカウンタ回路の出力OUTに
接続され、電圧比較器Ａの出力と本アナログカウンタ回
路の入力端子Ｅとが論理和回路Ｄの入力側に接続され、
論理和回路Ｄの出力端子がＮチャネルMOSトランジスタM
7〜M13のゲートに接続されている。
次に第一の実施例の動作を説明する。
入力端子をロウにするとカウンタが動作し、ハイにする
とカウンタの動作が止まる。入力端子をロウにしてカウ
ンタをオン状態に保ち、クロックφ１がハイレベルから
ロウレベルに、クロックφ２がロウレベルからハイレベ
ルに変化すると、初段の部分回路のMOSトランジスタM1
のソースとゲートとの接続点の電位がおし下げられ、ド
レインの電位はおし上げられて、ＮチャネルMOSトラン
ジスタM1は非導通になるとともに、ＮチャネルMOSトラ
ンジスタM0は導通し、電荷がＮチャネルMOSトランジス
タM0を介して電源V1からキャパシタC1に充電される。つ
ぎにクロックφ１がロウレベルからハイレベルに、クロ
ックφ２がハイレベルからロウレベルになると、Ｎチャ
ネルMOSトランジスタM0・M2は非導通になりＮチャネルM
OSトランジスタM1は導通し、キャパシタC2はキャパシタ
C1の電荷によって充電される。この動作をくり返して次
々に電荷は移送されて最後にキャパシタC7を充電して、
電圧比較器Ａの正の入力電荷は上昇する。
とカウンタの動作が止まる。入力端子をロウにしてカウ
ンタをオン状態に保ち、クロックφ１がハイレベルから
ロウレベルに、クロックφ２がロウレベルからハイレベ
ルに変化すると、初段の部分回路のMOSトランジスタM1
のソースとゲートとの接続点の電位がおし下げられ、ド
レインの電位はおし上げられて、ＮチャネルMOSトラン
ジスタM1は非導通になるとともに、ＮチャネルMOSトラ
ンジスタM0は導通し、電荷がＮチャネルMOSトランジス
タM0を介して電源V1からキャパシタC1に充電される。つ
ぎにクロックφ１がロウレベルからハイレベルに、クロ
ックφ２がハイレベルからロウレベルになると、Ｎチャ
ネルMOSトランジスタM0・M2は非導通になりＮチャネルM
OSトランジスタM1は導通し、キャパシタC2はキャパシタ
C1の電荷によって充電される。この動作をくり返して次
々に電荷は移送されて最後にキャパシタC7を充電して、
電圧比較器Ａの正の入力電荷は上昇する。
このようにクロックφ１・φ２を動作させることによ
り、電源および回路が形成されている半導体基板から電
荷を吸い上げ電圧比較器Ａに高電圧を発生させ、電圧比
較器Ａの正の入力端子の電圧が、（電圧比較器Ａの負の
入力端子に印加されている）基準電圧減V2以上の電圧に
達すると、電圧比較器Ａが動作し電圧比較器Ａの出力が
ロウレベルからハイレベルに変化する。その結果Ｎチャ
ネルMOSトランジスタM7〜M13が導通状態になりキャパシ
タC1〜C7に充電された電荷が放電され電圧比較器Ａの出
力端子がハイレベルからロウレベルに変化し、クロック
をカウントすることができる。
り、電源および回路が形成されている半導体基板から電
荷を吸い上げ電圧比較器Ａに高電圧を発生させ、電圧比
較器Ａの正の入力端子の電圧が、（電圧比較器Ａの負の
入力端子に印加されている）基準電圧減V2以上の電圧に
達すると、電圧比較器Ａが動作し電圧比較器Ａの出力が
ロウレベルからハイレベルに変化する。その結果Ｎチャ
ネルMOSトランジスタM7〜M13が導通状態になりキャパシ
タC1〜C7に充電された電荷が放電され電圧比較器Ａの出
力端子がハイレベルからロウレベルに変化し、クロック
をカウントすることができる。
以上ＮチャネルMOSトランジスタで説明を行ったが、電
源および入出力の極性を反転させることによりＰチャネ
ルMOSトランジスタでも構成することができる。
源および入出力の極性を反転させることによりＰチャネ
ルMOSトランジスタでも構成することができる。
第３図は本発明の第２の実施例の構成を示す回路図であ
る。
る。
第２の実施例は、初段電位設定トランジスタM0のドレイ
ンにＮチャネルMOSトランジスタM14・M15のドレインが
接続され、ＮチャネルMOSトランジスタM14のソースが電
源端子V3に接続され、1NチャネルMOSトランジスタM15の
ソースが第３の電源端子V4に接続され、ＮチャネルMOS
トランジスタM0・M14・1M15のゲートがセレクタＢの出
力に接続され、セレクタＢのセレクト端子Ｃのある点が
第１の実施例と異った構成をもつものである。
ンにＮチャネルMOSトランジスタM14・M15のドレインが
接続され、ＮチャネルMOSトランジスタM14のソースが電
源端子V3に接続され、1NチャネルMOSトランジスタM15の
ソースが第３の電源端子V4に接続され、ＮチャネルMOS
トランジスタM0・M14・1M15のゲートがセレクタＢの出
力に接続され、セレクタＢのセレクト端子Ｃのある点が
第１の実施例と異った構成をもつものである。
この回路において、セレクト端子Ｃの入力によってＮチ
ャネルMOSトランジスタM0・M14・M15のいずれかのトラ
ンジスタが選択される。そして、電源端子V1・V3・V4の
いずれかの電圧からＮチャネルMOSトランジスタのスレ
ッショルド電圧だけ電圧降下した電圧がＮチャネルMOS
トランジスタM1のソースとゲートに加わることにより、
カウントするパルスの数を容易に変えることができると
いう利点がある。
ャネルMOSトランジスタM0・M14・M15のいずれかのトラ
ンジスタが選択される。そして、電源端子V1・V3・V4の
いずれかの電圧からＮチャネルMOSトランジスタのスレ
ッショルド電圧だけ電圧降下した電圧がＮチャネルMOS
トランジスタM1のソースとゲートに加わることにより、
カウントするパルスの数を容易に変えることができると
いう利点がある。
以上説明したように本発明は、本アナログカウンタ回路
を用いることにより、少ない回路素子で多くのパルスを
カウントすることができるという効果があり、電圧比較
器の基準電圧を変化させることにより容易に変化させる
ことができるという効果がある。
を用いることにより、少ない回路素子で多くのパルスを
カウントすることができるという効果があり、電圧比較
器の基準電圧を変化させることにより容易に変化させる
ことができるという効果がある。
第１図は本発明の第一の実施例の構成を示す回路図、第
２図は第１図の部分回路の構成を示す回路図、第３図は
本発明の第二の実施例の構成を示す回路図。 V1・V3・V4……電源端子、V2……基準電圧源、φ・φ１
・φ２……クロック端子、C1〜C7……キャパシタ、M0〜
M15……ＮチャネルMOSトランジスタ、Ａ……電圧比較
器、Ｂ……セレクタ、Ｃ……セレクト端子、Ｄ……論理
和回路、Ｅ……入力端子、RTN……帰還端子。
２図は第１図の部分回路の構成を示す回路図、第３図は
本発明の第二の実施例の構成を示す回路図。 V1・V3・V4……電源端子、V2……基準電圧源、φ・φ１
・φ２……クロック端子、C1〜C7……キャパシタ、M0〜
M15……ＮチャネルMOSトランジスタ、Ａ……電圧比較
器、Ｂ……セレクタ、Ｃ……セレクト端子、Ｄ……論理
和回路、Ｅ……入力端子、RTN……帰還端子。
Claims (1)
- 【請求項１】第１のキャパシタの一端が第１のMOSトラ
ンジスタのソースとゲートとに接続され、前記第１のキ
ャパシタの他端が互いに180度の位相差を有する第１お
よび第２のクロックのうちいずれか一方に接続され、第
２のMOSトランジスタのドレインが前記第１のMOSトラン
ジスタのソースとゲートとに接続され、前記第２のMOS
トランジスタのソースが第２の電源線に接続される複数
個の部分回路により構成され、前記部分回路を構成する
前記第１のMOSトランジスタのソースとゲートとが前段
の部分回路のMOSトランジスタのドレインに接続され、
前記第１のMOSトランジスタのドレインが次段のMOSトラ
ンジスタのソースとゲートとに接続され、縦続接続され
た前記部分回路に対し、その順序に従って前記第１およ
び第２のクロック信号が交互に供給され、ソースとゲー
トとをあらかじめ定められた電圧源に接続した少なくと
も１個の第３のMOSトランジスタのドレインが初段の部
分回路の第１のMOSトランジスタのソースとゲートとに
接続され、最後の段の部分回路の第１のMOSトランジス
タのドレインは第２のキャパシタの一方と電圧比較器の
入力と第４のMOSトランジスタのドレインとにそれぞれ
接続され、前記第２のキャパシタの他方と前記第４のMO
Sトランジスタのソースとが前記第２の電源線に接続さ
れ、前記電圧比較器の出力が出力端子と論理和回路の入
力とに接続され、入力端からの入力信号と前記電圧比較
器の出力とを入力した前記論理和回路の出力は前記第４
のMOSトランジスタのゲートと複数個の前記部分回路の
第２のMOSトランジスタのゲートとに接続されることを
特徴とするアナログカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2527288A JPH0691462B2 (ja) | 1988-02-04 | 1988-02-04 | アナログカウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2527288A JPH0691462B2 (ja) | 1988-02-04 | 1988-02-04 | アナログカウンタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01200720A JPH01200720A (ja) | 1989-08-11 |
| JPH0691462B2 true JPH0691462B2 (ja) | 1994-11-14 |
Family
ID=12161394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2527288A Expired - Lifetime JPH0691462B2 (ja) | 1988-02-04 | 1988-02-04 | アナログカウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691462B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2289983B (en) | 1994-06-01 | 1996-10-16 | Simage Oy | Imaging devices,systems and methods |
| US9029793B2 (en) | 1998-11-05 | 2015-05-12 | Siemens Aktiengesellschaft | Imaging device |
| GB0224689D0 (en) | 2002-10-23 | 2002-12-04 | Simage Oy | Formation of contacts on semiconductor substrates |
| JP2006504258A (ja) | 2002-10-25 | 2006-02-02 | ゴールドパワー リミテッド | 回路基板およびその製造方法 |
| US8542521B2 (en) * | 2011-09-12 | 2013-09-24 | Kabushiki Kaisha Toshiba | Semiconductor storage device including memory cells capable of holding data |
| US10714185B2 (en) * | 2018-10-24 | 2020-07-14 | Micron Technology, Inc. | Event counters for memory operations |
-
1988
- 1988-02-04 JP JP2527288A patent/JPH0691462B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01200720A (ja) | 1989-08-11 |
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