JPH01200720A - アナログカウンタ回路 - Google Patents
アナログカウンタ回路Info
- Publication number
- JPH01200720A JPH01200720A JP2527288A JP2527288A JPH01200720A JP H01200720 A JPH01200720 A JP H01200720A JP 2527288 A JP2527288 A JP 2527288A JP 2527288 A JP2527288 A JP 2527288A JP H01200720 A JPH01200720 A JP H01200720A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- source
- gate
- circuit
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 21
- 238000006243 chemical reaction Methods 0.000 abstract 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログカウンタ回路に関する。
従来この種のカウンタ回路は非同期式のデジタルカウン
タを使用し、前段の７リツプフロツプの出力端子を次の
段の７リツプフロツプのクロック端子に接続して使用し
ていた。使用するフリップフロップによりアップカウン
タとダウンカウンタを構成することができ、フリップフ
ロップの出力の反転論理積を得てその出力をリセット端
子に接続することにより、何周期でパルスを出力するか
を指定することができた。
タを使用し、前段の７リツプフロツプの出力端子を次の
段の７リツプフロツプのクロック端子に接続して使用し
ていた。使用するフリップフロップによりアップカウン
タとダウンカウンタを構成することができ、フリップフ
ロップの出力の反転論理積を得てその出力をリセット端
子に接続することにより、何周期でパルスを出力するか
を指定することができた。
上述した従来のデジタルカウンタはフリップフロップの
接続で構成されており、パルスの立ち上がり及びパルス
の立ち下がりをラッチしてカウントを行なって練だ。カ
ウントできる最大のパルス数をダ、フリップフロップ数
をＮとすれば、カウントできる最大パルス数は（１）の
式で得られる。
接続で構成されており、パルスの立ち上がり及びパルス
の立ち下がりをラッチしてカウントを行なって練だ。カ
ウントできる最大のパルス数をダ、フリップフロップ数
をＮとすれば、カウントできる最大パルス数は（１）の
式で得られる。
ｍ ＝ ２”・・・・・・・・・・・・・・・・・・・
・・・・・（１）従って、カウントする数が多い時に回
路素子が多くなるという欠点がある。また、カウントす
る数を変える場合は各フリップフロップの出力端子をセ
レクタ回路に接続し、セレクタ回路でカウントする数を
選択する回路構成となっていたため、少ない回路素子で
カウントする数を容易に変えることができないという欠
点もある。
・・・・・（１）従って、カウントする数が多い時に回
路素子が多くなるという欠点がある。また、カウントす
る数を変える場合は各フリップフロップの出力端子をセ
レクタ回路に接続し、セレクタ回路でカウントする数を
選択する回路構成となっていたため、少ない回路素子で
カウントする数を容易に変えることができないという欠
点もある。
本発明の目的は、少ない回路素子でカウンタを構成した
い場合で、しかもカウントする数を容易に変化させたい
場合に適した回路を提供することにある。
い場合で、しかもカウントする数を容易に変化させたい
場合に適した回路を提供することにある。
従って本発明は、上述した従来のフリップ７０さ
ツブの接続で構成Ｚれたディジタルカウンタに対し、電
圧変換回路と電圧比較器との接続により構成され、少な
い回路素子でカウントを構成することができ、しかもカ
ウントする数を容易に変化させることができるという相
違点を有する。
圧変換回路と電圧比較器との接続により構成され、少な
い回路素子でカウントを構成することができ、しかもカ
ウントする数を容易に変化させることができるという相
違点を有する。
第１のキャパシタの一端が第１のＭＯＳトランジスタの
ソースとゲートとに接続され、前記第１のキャパシタの
他端が互いに１８０度の位相差を有する第１および第２
のクロックのうちいずれか一方に接続され、第２のＭＯ
Ｓトランジスタのドレインが前記第１のＭＯＳトランジ
スタのソースとゲーρに接続され、前記第２のＭＯＳト
ランジスタのソースが第２の電源線に接続される複数個
の部分回路により構成され、前記部分回路を構成する前
記第１のＭＯＳトランジスタのソースとゲートとが前段
の部分回路のＭＯＳトランジスタのドレインに接続され
、前記第１のＭＯＳ）ランジ分回路に対し、その順序に
従って前記第１および第２のクロック信号が交互に供給
され、ソースとゲートとをあらかじめ定められた電圧源
に接続した少なくとも１個の第３のＭＯＳトランジスタ
のドレインが初段の部分回路の第１のＭＯＳトランジス
タのソースとゲートとに接続され、最後の段の部分回路
の第１のＭＯＳトランジスタのドレインは第２のキャパ
シタの一方と電圧比較器の入力と第４のＭＯＳトランジ
スタのドレインとＫそれぞれ接続され、前記第２のキャ
パシタの他方と前記第４のＭＯＳトランジスタのソース
とが前記第２の電源線に接続され、前記電圧比較器の出
力が出力端子と前記論理和回路の入力とに接続され、入
力端からの入力信号と前記電圧比較器の出力とを入力し
た前記論理和回路の出力は前記第４のＭＯＳトランジス
タのゲートと複数個の前記部分回路の第２のＭＯＳトラ
ンジスタのゲートとに接続して構成される。
ソースとゲートとに接続され、前記第１のキャパシタの
他端が互いに１８０度の位相差を有する第１および第２
のクロックのうちいずれか一方に接続され、第２のＭＯ
Ｓトランジスタのドレインが前記第１のＭＯＳトランジ
スタのソースとゲーρに接続され、前記第２のＭＯＳト
ランジスタのソースが第２の電源線に接続される複数個
の部分回路により構成され、前記部分回路を構成する前
記第１のＭＯＳトランジスタのソースとゲートとが前段
の部分回路のＭＯＳトランジスタのドレインに接続され
、前記第１のＭＯＳ）ランジ分回路に対し、その順序に
従って前記第１および第２のクロック信号が交互に供給
され、ソースとゲートとをあらかじめ定められた電圧源
に接続した少なくとも１個の第３のＭＯＳトランジスタ
のドレインが初段の部分回路の第１のＭＯＳトランジス
タのソースとゲートとに接続され、最後の段の部分回路
の第１のＭＯＳトランジスタのドレインは第２のキャパ
シタの一方と電圧比較器の入力と第４のＭＯＳトランジ
スタのドレインとＫそれぞれ接続され、前記第２のキャ
パシタの他方と前記第４のＭＯＳトランジスタのソース
とが前記第２の電源線に接続され、前記電圧比較器の出
力が出力端子と前記論理和回路の入力とに接続され、入
力端からの入力信号と前記電圧比較器の出力とを入力し
た前記論理和回路の出力は前記第４のＭＯＳトランジス
タのゲートと複数個の前記部分回路の第２のＭＯＳトラ
ンジスタのゲートとに接続して構成される。
次に１本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例の構成を示す回路図、第
２図は第１図の部分回路の構成を示す回路図である。
２図は第１図の部分回路の構成を示す回路図である。
本発明の回路は昇圧回路部と電圧比較部とから構成され
、昇圧回路部は１個のキャパシタと２個のＮチャネルＭ
Ｏ８トランジスタか、らなる６段の部分回路の縦続接続
回路を備えている。
、昇圧回路部は１個のキャパシタと２個のＮチャネルＭ
Ｏ８トランジスタか、らなる６段の部分回路の縦続接続
回路を備えている。
第２図を見るに、キャパシタＣ１の一端がＮチャネルＭ
ＯＳトランジスタＭ１のソースとゲートとに接続され、
キャパシタＣ１の他端が互いに１８０度の位相差を有す
るクロック幻・鎖２のいずれか一方に接続されている。
ＯＳトランジスタＭ１のソースとゲートとに接続され、
キャパシタＣ１の他端が互いに１８０度の位相差を有す
るクロック幻・鎖２のいずれか一方に接続されている。
また、ＮチャネルＭＯＳトランジスタＭ７のドレインが
ＮチャネルＭＯＳトランジスタＭ１のソースとゲートと
に接続され、ＮチャネルＭＯ８トランジスタＭ７のソー
スが接地端子ＧＮＤに接続される部分回路が構成されて
いる。
ＮチャネルＭＯＳトランジスタＭ１のソースとゲートと
に接続され、ＮチャネルＭＯ８トランジスタＭ７のソー
スが接地端子ＧＮＤに接続される部分回路が構成されて
いる。
第２図の部分回路を構成するＮチャネルＭＯＳトランジ
スタＭｌのソースとゲートとが前段の部分回路のＮチャ
ネルＭＯＳトランジスタのドレインに接続され、Ｎチャ
ネルＭＯ８，トランジスタＭ１のドレインが次段のＭＯ
Ｓトランジスタのツクφ１に偶数番目がクロックφ２に
接続されている。
スタＭｌのソースとゲートとが前段の部分回路のＮチャ
ネルＭＯＳトランジスタのドレインに接続され、Ｎチャ
ネルＭＯ８，トランジスタＭ１のドレインが次段のＭＯ
Ｓトランジスタのツクφ１に偶数番目がクロックφ２に
接続されている。
−箕干ホ零等４貴第１図を見るに初段の部分回路のＮチ
ャネＡ／ＭＯＳトランジスタＭｌのソースとゲートとが
ＮチャネルＭＯＳトランジスタＭＯのドレインに接続さ
れ、ＮチャネルＭＯＳトランジスタＭＯのソースとゲー
トとが電源端子Ｖｌに接続きれている。最後の段の部分
回路のＮチャネルＭＯ８トランジスタＭ６のドレインは
、キャパシタＣ７の一方と電圧比較器への入力とＮチャ
ネルＭＯ８トランジスタＭ１３のドレイイそれぞれ接続
きれ、キャパシタＣ７の他方とＮチャネルＭＯＳトラン
ジスタのＭ１３のソースとが接地端子ＧＮＤに接続され
ている。電圧比較器への出力が本アナログカウンタ回路
の出力ＯＵＴに接続され、電圧比較器Ａの出力と本アナ
ログカウンタ回路の入力端子Ｅとが論理和回路りの入力
側に接続され、論理和回路りの出力端子がＮチャネルＭ
ＯＳトランジスタＭ７〜Ｍ１３のゲートに接続されてい
る。
ャネＡ／ＭＯＳトランジスタＭｌのソースとゲートとが
ＮチャネルＭＯＳトランジスタＭＯのドレインに接続さ
れ、ＮチャネルＭＯＳトランジスタＭＯのソースとゲー
トとが電源端子Ｖｌに接続きれている。最後の段の部分
回路のＮチャネルＭＯ８トランジスタＭ６のドレインは
、キャパシタＣ７の一方と電圧比較器への入力とＮチャ
ネルＭＯ８トランジスタＭ１３のドレイイそれぞれ接続
きれ、キャパシタＣ７の他方とＮチャネルＭＯＳトラン
ジスタのＭ１３のソースとが接地端子ＧＮＤに接続され
ている。電圧比較器への出力が本アナログカウンタ回路
の出力ＯＵＴに接続され、電圧比較器Ａの出力と本アナ
ログカウンタ回路の入力端子Ｅとが論理和回路りの入力
側に接続され、論理和回路りの出力端子がＮチャネルＭ
ＯＳトランジスタＭ７〜Ｍ１３のゲートに接続されてい
る。
にするとカウンタの動作が止まる。入力端子をロウにし
てカウンタをオン状態に保ち、クロック１２５１カ・・
イレベルカラロウレベルに、クロック５２１２がロウレ
ベルからノ・イレベルに変化すると、初段の部分回路の
ＭＯＳトランジスタＭ１のソースとゲートとの接続点の
電位がおし下げられ、ドレインの電位はおし上げられて
、ＮチャネルＭＯ８）うは ンジスタＭ１〆非導通になるとともに、ＮチャネルＭＯ
ＳトランジスタＭＯは導通し、電荷がＮチャネルＭＯＳ
トランジスタＭＯを介して電源ＶｌからキャパシタＣＩ
に充電される。つぎにクロツクダ１がロウレベルカラノ
・イレベルニ、クロツクダ２がハイレベルからロウレベ
ルになると、ＮチャネルＭＯ８トランジスタＭＯ・Ｍ２
は非導通になりＮチャネルＭＯ８Ｉ−ランジスタＭ１は
導通し、キャパシタＣ２ハキヤパシタＣ１の電荷によっ
て充電される。この動作をくり返して次々に電荷は移送
されて最後にキャパシタＣ７を充電して、電圧比較器Ａ
の正の入力電位は上昇する。
てカウンタをオン状態に保ち、クロック１２５１カ・・
イレベルカラロウレベルに、クロック５２１２がロウレ
ベルからノ・イレベルに変化すると、初段の部分回路の
ＭＯＳトランジスタＭ１のソースとゲートとの接続点の
電位がおし下げられ、ドレインの電位はおし上げられて
、ＮチャネルＭＯ８）うは ンジスタＭ１〆非導通になるとともに、ＮチャネルＭＯ
ＳトランジスタＭＯは導通し、電荷がＮチャネルＭＯＳ
トランジスタＭＯを介して電源ＶｌからキャパシタＣＩ
に充電される。つぎにクロツクダ１がロウレベルカラノ
・イレベルニ、クロツクダ２がハイレベルからロウレベ
ルになると、ＮチャネルＭＯ８トランジスタＭＯ・Ｍ２
は非導通になりＮチャネルＭＯ８Ｉ−ランジスタＭ１は
導通し、キャパシタＣ２ハキヤパシタＣ１の電荷によっ
て充電される。この動作をくり返して次々に電荷は移送
されて最後にキャパシタＣ７を充電して、電圧比較器Ａ
の正の入力電位は上昇する。
このようにクロックＳ、−外を動作させることにより、
電源および回路が形成されている半導体基板から電荷を
吸い上げ電圧比較器ＡＫ高電圧を発生させ、電圧比較器
Ａの正の入力端子の電圧が、（電圧比較器Ａの負の入力
端子に印加されている）基準電圧源７２以上の電圧に達
すると、電圧比較器Ａが動作し電圧比較器Ａの出力がロ
ウレベルからハイレベルに変化する。その結果Ｎチャネ
ルＭＯＳトランジスタＭ７〜Ｍ１３が導通状態になりキ
ャパシタＣ１〜Ｃ７に充電された電荷が放電され電圧比
較器Ａの出力端子がハイレベルからロウレベルに変化し
、クロックをカウントすることができる。
電源および回路が形成されている半導体基板から電荷を
吸い上げ電圧比較器ＡＫ高電圧を発生させ、電圧比較器
Ａの正の入力端子の電圧が、（電圧比較器Ａの負の入力
端子に印加されている）基準電圧源７２以上の電圧に達
すると、電圧比較器Ａが動作し電圧比較器Ａの出力がロ
ウレベルからハイレベルに変化する。その結果Ｎチャネ
ルＭＯＳトランジスタＭ７〜Ｍ１３が導通状態になりキ
ャパシタＣ１〜Ｃ７に充電された電荷が放電され電圧比
較器Ａの出力端子がハイレベルからロウレベルに変化し
、クロックをカウントすることができる。
以上ＮチャネルＭＯ８トランジスタで説明を行ったが、
電源および入出力の極性を反転させることによりＰチャ
ネルＭＯＳトランジスタでも構成することができる。
電源および入出力の極性を反転させることによりＰチャ
ネルＭＯＳトランジスタでも構成することができる。
第３図は本発明の第２の実施例の構成を示す回路図であ
る。
る。
第２の実施例は、初期電位設定トランジスタＭＯのドレ
インにＮチャネルＭＯＳトランジスタＭ１４・Ｍ２Ｓの
ドレインが接続され、ＮチャネルＭＯ３トランジスタＭ
１４のソースが婢テ力１源端子Ｖ３に接続され、Ｎチャ
ネルＭＯＳトランジスタＭ１５のソースが第３の電源端
子■４に接続され、ＮチャネルＭＯＳトランジスタＭＯ
−Ｍ１４・Ｍ２ＳのゲートがセレクタＢの出力に接続さ
れ、セレクタＢのセレクト端子Ｃのある点が第１の実施
例と異った構成をもつものである。
インにＮチャネルＭＯＳトランジスタＭ１４・Ｍ２Ｓの
ドレインが接続され、ＮチャネルＭＯ３トランジスタＭ
１４のソースが婢テ力１源端子Ｖ３に接続され、Ｎチャ
ネルＭＯＳトランジスタＭ１５のソースが第３の電源端
子■４に接続され、ＮチャネルＭＯＳトランジスタＭＯ
−Ｍ１４・Ｍ２ＳのゲートがセレクタＢの出力に接続さ
れ、セレクタＢのセレクト端子Ｃのある点が第１の実施
例と異った構成をもつものである。
この回路において、セレクト端子Ｃの入力によってＮチ
ャネルＭＯ８トランジスタＭＯ・Ｍ１４・Ｍ２Ｓのいず
れかのトランジスタが選択される。そして、電源端子■
１・Ｖ３．−Ｖ４のいずれかの電圧からＮチャネルＭＯ
８’トランジスタのスレッショルド電圧だけ電圧降下し
た電圧がＮチャネルＭＯＳトランジスタＭ１のソースと
ゲートとに加わることにより、カウントするパルスの数
を容易に変えることができるという利点がある。
ャネルＭＯ８トランジスタＭＯ・Ｍ１４・Ｍ２Ｓのいず
れかのトランジスタが選択される。そして、電源端子■
１・Ｖ３．−Ｖ４のいずれかの電圧からＮチャネルＭＯ
８’トランジスタのスレッショルド電圧だけ電圧降下し
た電圧がＮチャネルＭＯＳトランジスタＭ１のソースと
ゲートとに加わることにより、カウントするパルスの数
を容易に変えることができるという利点がある。
以上説明したように本発明は、本アナログカウンタ回路
を用いることにより、少ない回路素子で多くのパルスを
カウントすることができるという効果があり、電圧比較
器の基準電圧を変化させることにより容易に変化させる
ことができるという効果がある。
を用いることにより、少ない回路素子で多くのパルスを
カウントすることができるという効果があり、電圧比較
器の基準電圧を変化させることにより容易に変化させる
ことができるという効果がある。
第１図は本発明の第一の実施例の構成を示す回路図、第
２図は第１図の部分回路の構成を示す回路図、第３図は
本発明の第二の実施例の構成を示す回路図。 ｖｌ・ｖ３・■４・・・・・・電源端子、■２・・・・
・・基準電圧源、ダ・５２５１−φ２・−・・・・クロ
ック端子、 Ｃｌ−Ｃ７・＝−キャパシタ、ＭＯ〜Ｍ１
５・−・・・・ＮチャネルＭＯＳトランジスタ、Ａ・・
・・・・電圧比較器、Ｂ・・・・・・セレクタ、Ｃ・・
・・・・セレクト端子、Ｄ・・・・・・論理和回路、Ｅ
・−・・・・入力端子、ＲＴＮ・・・・・・帰還端子。 代理人 弁理士 内 原 音
２図は第１図の部分回路の構成を示す回路図、第３図は
本発明の第二の実施例の構成を示す回路図。 ｖｌ・ｖ３・■４・・・・・・電源端子、■２・・・・
・・基準電圧源、ダ・５２５１−φ２・−・・・・クロ
ック端子、 Ｃｌ−Ｃ７・＝−キャパシタ、ＭＯ〜Ｍ１
５・−・・・・ＮチャネルＭＯＳトランジスタ、Ａ・・
・・・・電圧比較器、Ｂ・・・・・・セレクタ、Ｃ・・
・・・・セレクト端子、Ｄ・・・・・・論理和回路、Ｅ
・−・・・・入力端子、ＲＴＮ・・・・・・帰還端子。 代理人 弁理士 内 原 音
Claims (1)
- 第１のキャパシタの一端が第１のＭＯＳトランジスタの
ソースとゲートとに接続され、前記第１のキャパシタの
他端が互いに１８０度の位相差を有する第１および第２
のクロックのうちいずれか一方に接続され、第２のＭＯ
Ｓトランジスタのドレインが前記第１のＭＯＳトランジ
スタのソースとゲートとに接続され、前記第２のＭＯＳ
トランジスタのソースが第２の電源線に接続される複数
個の部分回路により構成され、前記部分回路を構成する
前記第１のＭＯＳトランジスタのソースとゲートとが前
段の部分回路のＭＯＳトランジスタのドレインに接続さ
れ、前記第１のＭＯＳトランジスタのドレインが次段の
ＭＯＳトランジスタのソースとゲートとに接続され、縦
続接続された前記部分回路に対し、その順序に従って前
記第１および第２のクロック信号が交互に供給され、ソ
ースとゲートとをあらかじめ定められた電圧源に接続し
た少なくとも１個の第３のＭＯＳトランジスタのドレイ
ンが初段の部分回路の第１のＭＯＳトランジスタのソー
スとゲートとに接続され、最後の段の部分回路の第１の
ＭＯＳトランジスタのドレインは第２のキャパシタの一
方と電圧比較器の入力と第４のＭＯＳトランジスタのド
レインとにそれぞれ接続され、前記第２のキャパシタの
他方と前記第４のＭＯＳトランジスタのソースとが前記
第２の電源線に接続され、前記電圧比較器の出力が出力
端子と前記論理和回路の入力とに接続され、入力端から
の入力信号と前記電圧比較器の出力とを入力した前記論
理和回路の出力は前記第４のＭＯＳトランジスタのゲー
トと複数個の前記部分回路の第２のＭＯＳトランジスタ
のゲートとに接続されることを特徴とするアナログカウ
ンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2527288A JPH0691462B2 (ja) | 1988-02-04 | 1988-02-04 | アナログカウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2527288A JPH0691462B2 (ja) | 1988-02-04 | 1988-02-04 | アナログカウンタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01200720A true JPH01200720A (ja) | 1989-08-11 |
| JPH0691462B2 JPH0691462B2 (ja) | 1994-11-14 |
Family
ID=12161394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2527288A Expired - Lifetime JPH0691462B2 (ja) | 1988-02-04 | 1988-02-04 | アナログカウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691462B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7767487B2 (en) | 2002-10-23 | 2010-08-03 | Ipl Intellectual Property Licensing Limited | Formation of contacts on semiconductor substrates |
| US7872237B2 (en) | 2002-10-25 | 2011-01-18 | Ipl Intellectual Property Licensing Limited | Circuit substrate and method |
| US8169522B2 (en) | 1994-06-01 | 2012-05-01 | Siemens Aktiengesellschaft | Imaging devices, systems and methods |
| JP2013062016A (ja) * | 2011-09-12 | 2013-04-04 | Toshiba Corp | 半導体記憶装置 |
| US9029793B2 (en) | 1998-11-05 | 2015-05-12 | Siemens Aktiengesellschaft | Imaging device |
| KR20210065194A (ko) * | 2018-10-24 | 2021-06-03 | 마이크론 테크놀로지, 인크. | 메모리 동작을 위한 이벤트 카운터 |
-
1988
- 1988-02-04 JP JP2527288A patent/JPH0691462B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8169522B2 (en) | 1994-06-01 | 2012-05-01 | Siemens Aktiengesellschaft | Imaging devices, systems and methods |
| US9029793B2 (en) | 1998-11-05 | 2015-05-12 | Siemens Aktiengesellschaft | Imaging device |
| US7767487B2 (en) | 2002-10-23 | 2010-08-03 | Ipl Intellectual Property Licensing Limited | Formation of contacts on semiconductor substrates |
| USRE43948E1 (en) | 2002-10-23 | 2013-01-29 | Siemens Aktiengesellschaft | Formation of contacts on semiconductor substrates |
| US7872237B2 (en) | 2002-10-25 | 2011-01-18 | Ipl Intellectual Property Licensing Limited | Circuit substrate and method |
| JP2013062016A (ja) * | 2011-09-12 | 2013-04-04 | Toshiba Corp | 半導体記憶装置 |
| KR20210065194A (ko) * | 2018-10-24 | 2021-06-03 | 마이크론 테크놀로지, 인크. | 메모리 동작을 위한 이벤트 카운터 |
| EP3871335A4 (en) * | 2018-10-24 | 2022-07-13 | Micron Technology, Inc. | EVENT COUNTERS FOR MEMORY OPERATIONS |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0691462B2 (ja) | 1994-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7525878B2 (en) | Time measuring circuit with pulse delay circuit | |
| JP3031419B2 (ja) | 半導体集積回路 | |
| KR910008514B1 (ko) | 재기동가능한 멀티바이브레이터 | |
| JPH0322103B2 (ja) | ||
| TWI744143B (zh) | 可控制工作週期的倍頻器及其方法 | |
| CN107645295B (zh) | 一种分时采样保持电路 | |
| JPH0691462B2 (ja) | アナログカウンタ回路 | |
| EP0328339A2 (en) | Frequency-dividing circuit | |
| JPH0637601A (ja) | 低電力消費のスタチックなエッジトリガされたｄフリップ−フロップ | |
| JPH06140884A (ja) | Ｃｍｏｓ型半導体ｃｒ発振回路 | |
| CN110048712B (zh) | 脉冲产生装置和包括该脉冲产生装置的芯片 | |
| CN110198423B (zh) | 信号转换装置及方法 | |
| JP2000114970A (ja) | 比較回路およびアナログデジタル変換回路 | |
| JPS62120117A (ja) | 遅延回路 | |
| JPS5997222A (ja) | クロツクパルス発生回路 | |
| KR930010879B1 (ko) | 슈미트 트리거 전압조절 주파수 분주기 | |
| CN120546677A (zh) | 一种异步计数器、斜坡发生器、模数转换器和图像传感器 | |
| JPH06112781A (ja) | Ｃｍｏｓ遅延回路 | |
| CN116346136A (zh) | 基于同步时钟异步转换的电荷复位式像素级数字化电路 | |
| JPS62225026A (ja) | 出力バツフア回路 | |
| KR970006625B1 (ko) | 계단파 발생회로 | |
| JPH02264514A (ja) | パルス幅変調回路 | |
| JPH0450634B2 (ja) | ||
| JPH0329411A (ja) | 遅延回路 | |
| JPH0650818B2 (ja) | カウンタ回路 |