JPH0691469B2 - デコーダ回路 - Google Patents
デコーダ回路Info
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- JPH0691469B2 JPH0691469B2 JP62227611A JP22761187A JPH0691469B2 JP H0691469 B2 JPH0691469 B2 JP H0691469B2 JP 62227611 A JP62227611 A JP 62227611A JP 22761187 A JP22761187 A JP 22761187A JP H0691469 B2 JPH0691469 B2 JP H0691469B2
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- JP
- Japan
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- signal line
- output
- nch
- input
- decoder circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数の入力信号をデコードし、その結果を出
力するデコーダ回路に関する。
力するデコーダ回路に関する。
半導体製品、とりわけマイクロコンピュータは、命令コ
ードのデコード、内部マイクロプログラムのデコード、
内部ハードウェアのアドレスデコード、等を行う為にチ
ップ上に複数のデコーダ回路を内蔵していることが多
い。
ードのデコード、内部マイクロプログラムのデコード、
内部ハードウェアのアドレスデコード、等を行う為にチ
ップ上に複数のデコーダ回路を内蔵していることが多
い。
以下では第３図を参照して従来のデコーダ回路を説明す
る。
る。
第３図は従来のデコーダ回路で、デコーダ回路110は、
デコードする信号を入力する入力信号線101〜103と、入
力信号線101〜103の値を反転するインバータ151〜153
と、入力信号線101〜103に入力する信号に基いて出力信
号を出力するナンドゲート300・310……370と、ナンド
ゲート300・310……370の値を正論理にするためのイン
バータ400・410……470と、制御対象を制御する出力信
号線500・510……570と、各回路の電源供給線（以下Vdd
線と記す）600とを有する。
デコードする信号を入力する入力信号線101〜103と、入
力信号線101〜103の値を反転するインバータ151〜153
と、入力信号線101〜103に入力する信号に基いて出力信
号を出力するナンドゲート300・310……370と、ナンド
ゲート300・310……370の値を正論理にするためのイン
バータ400・410……470と、制御対象を制御する出力信
号線500・510……570と、各回路の電源供給線（以下Vdd
線と記す）600とを有する。
次にデコーダ回路110の実際の動作を、デコーダ回路110
への入力信号線101〜103が、‘011'であった場合につい
て説明する。
への入力信号線101〜103が、‘011'であった場合につい
て説明する。
入力信号線101〜103が‘011'であった場合、インバータ
151〜153の出力値は、‘100'となる。従って、ナンドゲ
ート300・310……370のうちナンドゲート330の出力だけ
が“0"となり、他のナンドゲート300・310・320、340・
350・360・370の出力は、“1"となる。よって、出力信
号線500・510……570のうち、論理値“1"となるのは出
力信号線530のみであり、他の出力信号線500・510・52
0、540・550・560・570は、“0"となる。出力信号線530
は、他のハードウェアを制御する制御信号となる。
151〜153の出力値は、‘100'となる。従って、ナンドゲ
ート300・310……370のうちナンドゲート330の出力だけ
が“0"となり、他のナンドゲート300・310・320、340・
350・360・370の出力は、“1"となる。よって、出力信
号線500・510……570のうち、論理値“1"となるのは出
力信号線530のみであり、他の出力信号線500・510・52
0、540・550・560・570は、“0"となる。出力信号線530
は、他のハードウェアを制御する制御信号となる。
前記デコーダ回路は、入力信号101〜103が他の値をとっ
た場合も同様に動作し、入力信号線101〜103が取りうる
‘000'〜‘111'までの８通りの場合に関して１対１の対
応で、各出力信号線500・510……570が、論理値“1"と
なる。
た場合も同様に動作し、入力信号線101〜103が取りうる
‘000'〜‘111'までの８通りの場合に関して１対１の対
応で、各出力信号線500・510……570が、論理値“1"と
なる。
次に、入力信号線101とナンドゲート370の接続が図のＡ
の部分で断線、故障、または接続ミス等の要因により、
Vdd線600と接続してしまった場合について説明する。
の部分で断線、故障、または接続ミス等の要因により、
Vdd線600と接続してしまった場合について説明する。
ナンドゲート370は、入力する信号線の内、一本がVddと
接続してしまったため、入力信号線101〜103の値が‘11
1'になった時以外に、入力信号線101〜103が‘011'の時
にも前記ナンドゲート370の出力値は、“0"となり、出
力信号線570は“1"となる。
接続してしまったため、入力信号線101〜103の値が‘11
1'になった時以外に、入力信号線101〜103が‘011'の時
にも前記ナンドゲート370の出力値は、“0"となり、出
力信号線570は“1"となる。
従って入力信号線101〜103に対して出力信号線500・510
……570は、１対１の関係にならない。即ち、入力信号
線101〜103が‘011'の時、出力信号線530・570が同時に
“1"となる。
……570は、１対１の関係にならない。即ち、入力信号
線101〜103が‘011'の時、出力信号線530・570が同時に
“1"となる。
この場合、本来デコーダ回路110の出力として正しい出
力は、出力信号線530が“1"となることであり、出力信
号線530は“1"であるから、出力信号線530の制御する制
御対象は、正常に動作する。
力は、出力信号線530が“1"となることであり、出力信
号線530は“1"であるから、出力信号線530の制御する制
御対象は、正常に動作する。
しかし、出力信号線570も“1"となっているために出力
信号線570が制御する制御対象も動作してしまい、本来
目的とする動作は正常に機能するが他の部分に対する誤
動作を引き起こす。例えば、上記デコーダ回路が、アド
レスデコーダである場合等は、本来出力信号線530でア
ドレスされるレジスタがアクセスされるところが、出力
信号線570でアドレスされるレジスタも同時にアクセス
されてしまう、といった事態が生じる。
信号線570が制御する制御対象も動作してしまい、本来
目的とする動作は正常に機能するが他の部分に対する誤
動作を引き起こす。例えば、上記デコーダ回路が、アド
レスデコーダである場合等は、本来出力信号線530でア
ドレスされるレジスタがアクセスされるところが、出力
信号線570でアドレスされるレジスタも同時にアクセス
されてしまう、といった事態が生じる。
この様な故障を見付けるには、回路シミュレーションま
たは、テストパタンといった機能チェックでは動作対象
となる部分以外の全ての部分に関してチェックをおこな
わねばならず、有限のパタン数のシミュレーションやテ
ストパタンでは、非常に発見しにくい故障となってい
る。
たは、テストパタンといった機能チェックでは動作対象
となる部分以外の全ての部分に関してチェックをおこな
わねばならず、有限のパタン数のシミュレーションやテ
ストパタンでは、非常に発見しにくい故障となってい
る。
従来のデコーダ回路は、入力信号に故障が生じて本来の
デコードに加えて本来デコードするべき値以外の値をデ
コードして出力信号を出力しても、回路チェックのシミ
ュレーションやテストパタンによって故障を発見しにく
いという問題点がある。
デコードに加えて本来デコードするべき値以外の値をデ
コードして出力信号を出力しても、回路チェックのシミ
ュレーションやテストパタンによって故障を発見しにく
いという問題点がある。
本発明の目的は、デコーダの出力値が２つ以上“1"にな
ると異常を検出したことを示す信号を有することによ
り、故障検出を容易に実現できるデコーダ回路を提供す
ることにある。
ると異常を検出したことを示す信号を有することによ
り、故障検出を容易に実現できるデコーダ回路を提供す
ることにある。
本発明のデコーダ回路は、複数の出力信号を有し、入力
信号に対して単一の出力信号を出力するデコーダ回路
と、前記デコーダ回路の出力によってグラドンレベルを
通電する複数のトランジスタと、前記複数のトランジス
タのうち単一のトランジスタが通電状態にある場合より
もインピーダンスが低く複数のトランジスタが通電状態
にある場合よりも高いインピーダンスを有するリファレ
ンス回路と、前記複数のトランジスタの並列結線と前記
リファレンス回路のインピーダンス比較を行うセンスア
ンプとを有し、前記複数のトランジスタを並列に接続し
た回路と前記リファレンス回路とのインピーダンスを比
較し、比較信号を出力することによってデコーダの出力
の異常を検出することを備えて構成される。
信号に対して単一の出力信号を出力するデコーダ回路
と、前記デコーダ回路の出力によってグラドンレベルを
通電する複数のトランジスタと、前記複数のトランジス
タのうち単一のトランジスタが通電状態にある場合より
もインピーダンスが低く複数のトランジスタが通電状態
にある場合よりも高いインピーダンスを有するリファレ
ンス回路と、前記複数のトランジスタの並列結線と前記
リファレンス回路のインピーダンス比較を行うセンスア
ンプとを有し、前記複数のトランジスタを並列に接続し
た回路と前記リファレンス回路とのインピーダンスを比
較し、比較信号を出力することによってデコーダの出力
の異常を検出することを備えて構成される。
次に、本発明について実施例を示す図面を参照して詳細
に説明する。
に説明する。
まず、本発明の第一の実施例について第１図を参照して
説明する。
説明する。
第１図は、本発明の一実施例で、デコーダ回路100は、
デコードする信号を入力する入力信号線101〜103と、入
力信号線101〜103の値を反転するインバータ151〜153
と、入力信号線101〜103に入力する信号に基いて出力信
号を出力するナンドゲート300・310……370と、ナンド
ゲート300・310……370の値を正論理にするためのイン
バータ400・410……470と、インバータ400・410……470
の出力が“1"になるとONするＮ−チャンネルトランジス
タ（以下NCH−TRと記す）405・415……475に接続するテ
スト信号線490と、NCH−TR800〜807と、NCH−TR800〜80
7に接続するリファレンス信号線890と、前記テスト信号
線490とリファレンス信号線890に流れる電流を検知する
公知の（例えば特開昭60−70591号公報参照）電流セン
スアンプ（以下センスアンプと記す）700と、センスア
ンプ700の出力信号線（以下検出信号と記す）900と、各
回路の電源供給線（以下Vdd線と記す）600と、グランド
線（以下Gnd線と記す）650を有する。
デコードする信号を入力する入力信号線101〜103と、入
力信号線101〜103の値を反転するインバータ151〜153
と、入力信号線101〜103に入力する信号に基いて出力信
号を出力するナンドゲート300・310……370と、ナンド
ゲート300・310……370の値を正論理にするためのイン
バータ400・410……470と、インバータ400・410……470
の出力が“1"になるとONするＮ−チャンネルトランジス
タ（以下NCH−TRと記す）405・415……475に接続するテ
スト信号線490と、NCH−TR800〜807と、NCH−TR800〜80
7に接続するリファレンス信号線890と、前記テスト信号
線490とリファレンス信号線890に流れる電流を検知する
公知の（例えば特開昭60−70591号公報参照）電流セン
スアンプ（以下センスアンプと記す）700と、センスア
ンプ700の出力信号線（以下検出信号と記す）900と、各
回路の電源供給線（以下Vdd線と記す）600と、グランド
線（以下Gnd線と記す）650を有する。
次に各部のハードウェアに関して説明する。
ナンドゲート300〜307は、入力信号線100〜103の値をデ
コードし、入力信号線101〜103のデコード値に該当する
１つのナンドゲートのみが“0"となる。出力信号線500
・510……570は、ナンドゲート300・310……370の出力
値の反転値を出力する。
コードし、入力信号線101〜103のデコード値に該当する
１つのナンドゲートのみが“0"となる。出力信号線500
・510……570は、ナンドゲート300・310……370の出力
値の反転値を出力する。
NCH−TR405は、インバータ400の出力値が“1"ならON
し、“0"ならオフするＮチャンネルのトランジスタでソ
ース入力は、Gnd線650に接続しており、ドレイン端子
は、テスト信号線490と接続している。NCH−TR415・425
……475も同様である。NCH−TR800では、ソース入力端
子は、Gnd線650に接続し、ゲート入力は、常時“1"が入
力し、ドレイン出力は、リファレンス信号線890に接続
している。
し、“0"ならオフするＮチャンネルのトランジスタでソ
ース入力は、Gnd線650に接続しており、ドレイン端子
は、テスト信号線490と接続している。NCH−TR415・425
……475も同様である。NCH−TR800では、ソース入力端
子は、Gnd線650に接続し、ゲート入力は、常時“1"が入
力し、ドレイン出力は、リファレンス信号線890に接続
している。
NCH−TR800は、NCH−TR405・425……475の任意の１トラ
ンジスタがオンしている状態よりもインピーダンスが低
く、２つ以上のトランジスタがオンしている状態よりも
インピーダンスが高いトランジスタである。
ンジスタがオンしている状態よりもインピーダンスが低
く、２つ以上のトランジスタがオンしている状態よりも
インピーダンスが高いトランジスタである。
NCH−TR801〜807は、前記NCH−TRと同様のＮチャンネル
トランジスタであり、ゲート入力は、上記“0"で常にオ
フ状態にあり、ドレイン出力は、前記リファレンス信号
線890に接続している。NCH−TR801〜807のリファレンス
信号線890側の容量の総和は、リファレンス信号線890の
付加容量の充放電に関わる関係がテスト信号線490と同
一になる様にNCH−TR405・415……475の内の任意の７ト
ランジスタがオフしている時のテスト信号線490側の容
量の総和に等しい値となっている。
トランジスタであり、ゲート入力は、上記“0"で常にオ
フ状態にあり、ドレイン出力は、前記リファレンス信号
線890に接続している。NCH−TR801〜807のリファレンス
信号線890側の容量の総和は、リファレンス信号線890の
付加容量の充放電に関わる関係がテスト信号線490と同
一になる様にNCH−TR405・415……475の内の任意の７ト
ランジスタがオフしている時のテスト信号線490側の容
量の総和に等しい値となっている。
電流センスアンプ700は、テスト信号線490とリファレン
ス信号線890のインピーダンスに比例して流れる電流の
差を検知し、リファレンス信号線890の方がテスト信号
線490よりもインピーダンスが低ければ検出信号線900を
“0"にし、テスト信号線490方がリファレンス信号線890
よりもインピーダンスが低ければ検出信号900を“1"に
する。
ス信号線890のインピーダンスに比例して流れる電流の
差を検知し、リファレンス信号線890の方がテスト信号
線490よりもインピーダンスが低ければ検出信号線900を
“0"にし、テスト信号線490方がリファレンス信号線890
よりもインピーダンスが低ければ検出信号900を“1"に
する。
次にデコーダ回路100の実際の動作を説明する。
デコーダ回路100は、入力信号線100〜103の値をデコー
ドし、デコード結果を出力信号線500・510……570へ出
力する。
ドし、デコード結果を出力信号線500・510……570へ出
力する。
今、入力信号線101〜103に‘011'を入力した場合につい
て説明する。入力信号線101〜103に‘011'を入力すると
出力信号線530の出力値のみが“1"となり、それ以外の
出力信号線500・510・520、540・550・560・570の出力
は、“0"となる。また、テスト信号線490に接続してい
るNCH−TR405・415……475は、NCH−TR435のみがオン
し、他のNCH−TR405・415・425、445・455・465・475
は、オフ状態となる。従ってテスト信号線490は、NCH−
TR435を介してGnd線650と接続し、NCH−TR405・415・42
5、445・455・465・475のオフ状態に於けるゲート容量
に相当する付加容量を有する。
て説明する。入力信号線101〜103に‘011'を入力すると
出力信号線530の出力値のみが“1"となり、それ以外の
出力信号線500・510・520、540・550・560・570の出力
は、“0"となる。また、テスト信号線490に接続してい
るNCH−TR405・415……475は、NCH−TR435のみがオン
し、他のNCH−TR405・415・425、445・455・465・475
は、オフ状態となる。従ってテスト信号線490は、NCH−
TR435を介してGnd線650と接続し、NCH−TR405・415・42
5、445・455・465・475のオフ状態に於けるゲート容量
に相当する付加容量を有する。
リファレンス信号線890は、NCH−TR435がオンしている
状態よりもインピーダンスが低いトランジスタNCH−TR8
00を介してGnd線650と接続しており、前記テスト信号線
490の付加容量と等価の容量を有している。従って、テ
スト信号線490とリファレンス信号線890では、リファレ
ンス信号線890の方がインピーダンスが低く、センスア
ンプ700の出力する検出信号900は、“0"となる。
状態よりもインピーダンスが低いトランジスタNCH−TR8
00を介してGnd線650と接続しており、前記テスト信号線
490の付加容量と等価の容量を有している。従って、テ
スト信号線490とリファレンス信号線890では、リファレ
ンス信号線890の方がインピーダンスが低く、センスア
ンプ700の出力する検出信号900は、“0"となる。
続いて、入力信号線101とナンドゲート370の接続が第１
図のＡの部分で断線、故障、または接続ミス等の要因に
より、Vdd線600と接続してしまった場合について説明す
る。ナンドゲート370は、入力する信号線の内一本がVdd
線と接続してしまったため、入力信号101〜103の値が
‘111'になった時以外に、入力信号線101〜103が‘011'
の時にも前記ナンドゲート370の出力値は、“0"とな
る。従って入力信号101〜103が‘011'の時、出力信号53
0・570が同時に“1"となる。この時、NCH−TR435・475
が同時にオンするため、テスト信号線490は、NCH−TR43
5・475の並列接続を介してGnd線650につながる。
図のＡの部分で断線、故障、または接続ミス等の要因に
より、Vdd線600と接続してしまった場合について説明す
る。ナンドゲート370は、入力する信号線の内一本がVdd
線と接続してしまったため、入力信号101〜103の値が
‘111'になった時以外に、入力信号線101〜103が‘011'
の時にも前記ナンドゲート370の出力値は、“0"とな
る。従って入力信号101〜103が‘011'の時、出力信号53
0・570が同時に“1"となる。この時、NCH−TR435・475
が同時にオンするため、テスト信号線490は、NCH−TR43
5・475の並列接続を介してGnd線650につながる。
即ちテスト信号線490のインピーダンスは、前述のNCH−
TR405・415……475の１つがオン状態にある場合よりも
低いインピーダンスとなる。よってテスト信号線490の
インピーダンスはリファレンス信号線890のインピーダ
ンスよりも低くなり、センスアンプ700は検出信号900を
“1"にする。
TR405・415……475の１つがオン状態にある場合よりも
低いインピーダンスとなる。よってテスト信号線490の
インピーダンスはリファレンス信号線890のインピーダ
ンスよりも低くなり、センスアンプ700は検出信号900を
“1"にする。
この検出信号900をモニターすることにより、入力信号
の故障、断線、結線ミスなどを容易に検出可能なデコー
ダ回路を実現できる。
の故障、断線、結線ミスなどを容易に検出可能なデコー
ダ回路を実現できる。
次に本発明の第二の実施例を第２図を参照して説明す
る。
る。
第２図は、本発明の一実施例で、デコーダ回路200は、
入力信号線104〜103をデコードするためのデコード用の
ＮチャンネルトランジスタNCH−TR201〜224と、プリチ
ャージトランジスタPCH−TR251〜258と、ディスチャー
ジ用のＮチャンネルトランジスタNCH−TR261〜268と、
デコードする信号を入力する入力信号線101〜103と、入
力信号線101〜103の値を反転するインバータ151〜153
と、インバータ400・410……470と、ゲート入力が“1"
になるとオンするNCH−TR405・415……475と、制御対象
を制御する出力信号線500・510……570と、NCH−TR405
・415……475に接続するテスト信号線490と、NCH−TR80
0〜807と、NCH−TR800〜870に接続するリファレンス信
号線890と、テスト信号線490とリファレンス信号線890
に流れる電流を検知する電流センスアンプ（以下センス
アンプ）700と、センスアンプ700の出力信号線検出信号
線900と、クロック信号C1と、Vdd線600とを有する。
入力信号線104〜103をデコードするためのデコード用の
ＮチャンネルトランジスタNCH−TR201〜224と、プリチ
ャージトランジスタPCH−TR251〜258と、ディスチャー
ジ用のＮチャンネルトランジスタNCH−TR261〜268と、
デコードする信号を入力する入力信号線101〜103と、入
力信号線101〜103の値を反転するインバータ151〜153
と、インバータ400・410……470と、ゲート入力が“1"
になるとオンするNCH−TR405・415……475と、制御対象
を制御する出力信号線500・510……570と、NCH−TR405
・415……475に接続するテスト信号線490と、NCH−TR80
0〜807と、NCH−TR800〜870に接続するリファレンス信
号線890と、テスト信号線490とリファレンス信号線890
に流れる電流を検知する電流センスアンプ（以下センス
アンプ）700と、センスアンプ700の出力信号線検出信号
線900と、クロック信号C1と、Vdd線600とを有する。
次に各部のハードウェアに関して説明するが、第一の実
施例で既に説明した入力信号線101〜103と、インバータ
151〜153と、インバータ400・410……470と、NCH−TR40
5・415……475と、出力信号線500・510……570と、NCH
−TR800〜807と、テスト信号線490と、リファレンス信
号線890と、センスアンプ700と、出力信号線900とに関
する説明は省略する。
施例で既に説明した入力信号線101〜103と、インバータ
151〜153と、インバータ400・410……470と、NCH−TR40
5・415……475と、出力信号線500・510……570と、NCH
−TR800〜807と、テスト信号線490と、リファレンス信
号線890と、センスアンプ700と、出力信号線900とに関
する説明は省略する。
インバータ400〜470に入力する信号線は、PCH−TR251〜
258によってC1の期間プリチャージされて、論理値は
“1"となる。次に▲▼の期間、NCH−TR260〜268に
よってディスチャージ動作を行い、入力信号線101〜103
の値に応じてNCH−TR201〜224がオンまたはオフし、イ
ンバータ400・410……470に入力する信号線上の全てのN
CH−TRがオン状態にある信号線のみが“0"となり、イン
バータ出力は、“1"となる。デコーダ回路200への入力
信号線101〜103が、‘011'であった場合は、クロック▲
▼によってディスチャージ後の出力信号線500・510
……570の値で、論理値“1"となるのは出力信号線530の
みであり、他の出力信号線500・510・520・540……570
は“0"となる。
258によってC1の期間プリチャージされて、論理値は
“1"となる。次に▲▼の期間、NCH−TR260〜268に
よってディスチャージ動作を行い、入力信号線101〜103
の値に応じてNCH−TR201〜224がオンまたはオフし、イ
ンバータ400・410……470に入力する信号線上の全てのN
CH−TRがオン状態にある信号線のみが“0"となり、イン
バータ出力は、“1"となる。デコーダ回路200への入力
信号線101〜103が、‘011'であった場合は、クロック▲
▼によってディスチャージ後の出力信号線500・510
……570の値で、論理値“1"となるのは出力信号線530の
みであり、他の出力信号線500・510・520・540……570
は“0"となる。
ここで、NCH−TR222が存在しなかった場合、もしくはNC
H−TR222が常時オン状態になってしまった場合は、イン
バータ470の入力信号は、入力信号線101〜103の値が‘0
11'でも‘111'でもクロック▲▼期間でディスチャ
ージしてしまうため、出力信号線570は、“1"となって
しまう。
H−TR222が常時オン状態になってしまった場合は、イン
バータ470の入力信号は、入力信号線101〜103の値が‘0
11'でも‘111'でもクロック▲▼期間でディスチャ
ージしてしまうため、出力信号線570は、“1"となって
しまう。
以下、第一の実施例で説明した方法と同様の方法によっ
て、テスト信号線490とリファレンス信号線890のインピ
ーダンス比較で、デコーダ回路の故障を検出し、異常時
は検出信号線900を“1"にする。
て、テスト信号線490とリファレンス信号線890のインピ
ーダンス比較で、デコーダ回路の故障を検出し、異常時
は検出信号線900を“1"にする。
この検出信号900をモニターすることにより、入力信号
の故障、断線、結線ミスなどを容易に検出可能なデコー
ダ回路を実現できる。
の故障、断線、結線ミスなどを容易に検出可能なデコー
ダ回路を実現できる。
以上、説明したようにデコーダの出力信号にNCH−TRを
並列に接続したテスト信号線と、正常動作を検出するた
めのリファレンス信号線と、両者の電流センスによって
異常判別を行う回路を付加することにより、デコーダ回
路の入力故障の検出を容易にすることが可能となり、デ
コーダ回路を搭載したLSIのテスタビリティを一段と向
上させることが可能である。
並列に接続したテスト信号線と、正常動作を検出するた
めのリファレンス信号線と、両者の電流センスによって
異常判別を行う回路を付加することにより、デコーダ回
路の入力故障の検出を容易にすることが可能となり、デ
コーダ回路を搭載したLSIのテスタビリティを一段と向
上させることが可能である。
第１図は本発明の第一の実施例の構成を示す回路図、第
２図は本発明の第二の実施例の構成を示す回路図、第３
図は従来の技術によるデコーダ回路の構成を示す回路
図。 100・200……デコーダ回路、101・102・103……入力信
号線、500・510……570……出力信号線、600……Vdd
線、650……Gnd線、700……電流センスアンプ、900……
検出信号線。
２図は本発明の第二の実施例の構成を示す回路図、第３
図は従来の技術によるデコーダ回路の構成を示す回路
図。 100・200……デコーダ回路、101・102・103……入力信
号線、500・510……570……出力信号線、600……Vdd
線、650……Gnd線、700……電流センスアンプ、900……
検出信号線。
Claims (1)
- 【請求項１】複数の出力信号を有し、入力信号に対して
単一の出力信号を出力するデコーダ回路と、前記デコー
ダ回路の出力によってグランドレベルを通電する複数の
トランジスタと、前記複数のトランジスタの内単一のト
ランジスタが通電状態にある場合よりもインピーダンス
が低く、複数のトランジスタが通電状態にある場合より
も高いインピーダンスを有するリファレンス回路と、前
記複数のトランジスタの並列結線と前記リファレンス回
路のインピーダンス比較を行うセンスアンプとを有し、
前記複数のトランジスタを並列に接続した回路と、前記
リファレンス回路とのインピーダンスを比較し、比較信
号を出力することによってデコーダの出力の異常を検出
することを特徴とするデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62227611A JPH0691469B2 (ja) | 1987-09-10 | 1987-09-10 | デコーダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62227611A JPH0691469B2 (ja) | 1987-09-10 | 1987-09-10 | デコーダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6469124A JPS6469124A (en) | 1989-03-15 |
| JPH0691469B2 true JPH0691469B2 (ja) | 1994-11-14 |
Family
ID=16863649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62227611A Expired - Fee Related JPH0691469B2 (ja) | 1987-09-10 | 1987-09-10 | デコーダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691469B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2554378B2 (ja) * | 1988-01-27 | 1996-11-13 | 沖電気工業株式会社 | マイクロコンピュータ及びそのテスト方法 |
| US9343179B2 (en) * | 2013-12-18 | 2016-05-17 | Infineon Technologies Ag | Word line address scan |
-
1987
- 1987-09-10 JP JP62227611A patent/JPH0691469B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6469124A (en) | 1989-03-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |