JPH07120271B2 - 算術論理装置 - Google Patents
算術論理装置Info
- Publication number
- JPH07120271B2 JPH07120271B2 JP62105821A JP10582187A JPH07120271B2 JP H07120271 B2 JPH07120271 B2 JP H07120271B2 JP 62105821 A JP62105821 A JP 62105821A JP 10582187 A JP10582187 A JP 10582187A JP H07120271 B2 JPH07120271 B2 JP H07120271B2
- Authority
- JP
- Japan
- Prior art keywords
- carry
- arithmetic logic
- output terminal
- look
- transfer gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2226—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test ALU
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318502—Test of Combinational circuits
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Computer Hardware Design (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は算術論理演算装置に関し、特にキャリー先読み
回路のテスト回路に関する。
回路のテスト回路に関する。
〈従来の技術〉 最近マイクロプロセッサ等のデータ処理装置に対する要
求として、高速、かつ大量のデータ（データバスの多ビ
ット化）を処理することがある。マイクロプロセッサの
算術論理演算ユニットを例にとると、大量のデータを高
速に処理することはキャリーラインの容量の増加等の問
題を伴うため容易ではない。このために考えられたのが
キャリーの先読み回路である。このキャリーの先読み回
路によって算術論理演算ユニットの高速化を図れるが、
キャリー先読み回路をマイクロプロセッサ等に使用する
場合にはキャリー先読み回路は通常のキャリーの伝播経
路に対して冗長な回路なので、仮にキャリー先読み回路
が故障していてもマイクロプロセッサの外部にはその影
響が表われにくい。
求として、高速、かつ大量のデータ（データバスの多ビ
ット化）を処理することがある。マイクロプロセッサの
算術論理演算ユニットを例にとると、大量のデータを高
速に処理することはキャリーラインの容量の増加等の問
題を伴うため容易ではない。このために考えられたのが
キャリーの先読み回路である。このキャリーの先読み回
路によって算術論理演算ユニットの高速化を図れるが、
キャリー先読み回路をマイクロプロセッサ等に使用する
場合にはキャリー先読み回路は通常のキャリーの伝播経
路に対して冗長な回路なので、仮にキャリー先読み回路
が故障していてもマイクロプロセッサの外部にはその影
響が表われにくい。
〈発明が解決しようとする問題点〉 上述した従来の算術論理演算ユニットのキャリー先読み
回路をマイクロプロセッサ等に使用した場合、キャリー
先読み回路が正常動作しているか否かを外部から確認を
することは非常に困難であるという問題点があった。詳
述すると、マイクロプロセッサの外部から観察すると、
キャリー先読み回路が動作しているか否かは演算速度の
ばらつき（もし、先読み回路が動作していなければ演算
速度は遅くなる）として把握されるが、演算速度のばら
つきはキャリー先読み回路の動作不良以外の種々の要因
でも生じ、この演算速度の測定のみでキャリー先読み回
路の動作不良と決めることができない。
回路をマイクロプロセッサ等に使用した場合、キャリー
先読み回路が正常動作しているか否かを外部から確認を
することは非常に困難であるという問題点があった。詳
述すると、マイクロプロセッサの外部から観察すると、
キャリー先読み回路が動作しているか否かは演算速度の
ばらつき（もし、先読み回路が動作していなければ演算
速度は遅くなる）として把握されるが、演算速度のばら
つきはキャリー先読み回路の動作不良以外の種々の要因
でも生じ、この演算速度の測定のみでキャリー先読み回
路の動作不良と決めることができない。
したがって、何らかのテスト回路を付加して動作試験を
行なうことが望ましく、本発明の目的はキャリー先読み
回路の動作のテスト回路を具備した算術論理装置を提供
することである。
行なうことが望ましく、本発明の目的はキャリー先読み
回路の動作のテスト回路を具備した算術論理装置を提供
することである。
〈問題点を解決するための手段〉 本発明の算術論理回路は、複数ビットに対する演算を行
いキャリー出力端にキャリー伝搬経路を経由してキャリ
ーを出力する算術論理演算ユニットと、キャリー出力端
子と、前記キャリー伝搬経路と並列に設けられキャリー
先読み条件の成立の有無を判断するキャリー先読み回路
と、前記キャリー先読み回路がキャリー先読み条件の成
立を示す信号を発生すると前記キャリー出力端子を所定
電圧源に導通させる第１トランスファゲートと、前記キ
ャリー出力端と前記キャリー出力端子との間に設けら
れ、テスト信号が第１のレベルによって通常動作を示す
ときは前記キャリー出力端と前記キャリー出力端子との
間に導通経路を形成し、前記テスト信号が第２のレベル
によりテストモードを示すときは前記キャリー出力端と
前記キャリー出力端子との間の経路を遮断する第２のト
ランスファゲートを備えることを特徴とする。
いキャリー出力端にキャリー伝搬経路を経由してキャリ
ーを出力する算術論理演算ユニットと、キャリー出力端
子と、前記キャリー伝搬経路と並列に設けられキャリー
先読み条件の成立の有無を判断するキャリー先読み回路
と、前記キャリー先読み回路がキャリー先読み条件の成
立を示す信号を発生すると前記キャリー出力端子を所定
電圧源に導通させる第１トランスファゲートと、前記キ
ャリー出力端と前記キャリー出力端子との間に設けら
れ、テスト信号が第１のレベルによって通常動作を示す
ときは前記キャリー出力端と前記キャリー出力端子との
間に導通経路を形成し、前記テスト信号が第２のレベル
によりテストモードを示すときは前記キャリー出力端と
前記キャリー出力端子との間の経路を遮断する第２のト
ランスファゲートを備えることを特徴とする。
〈作用〉 上記構成に係る算術論理装置では、テストモード信号を
供給して第２トランスファゲートを遮断すると、複数の
算術論理演算ユニットの演算結果に基づくキャリーはキ
ャリー先読み回路内のキャリー伝播経路によってのみ伝
播し、キャリー先読み条件が成立したときのみキャリー
伝播経路の出力を所定電圧源に導通させてキャリー発生
を明らかにする。ところが、キャリー先読み回路に故障
があると算術論理演算ユニットがキャリーを伝播させよ
うとしても第２トランスファゲートで遮断されているの
で、キャリー伝播経路の出力が異常になり、演算結果に
誤りが生じる。
供給して第２トランスファゲートを遮断すると、複数の
算術論理演算ユニットの演算結果に基づくキャリーはキ
ャリー先読み回路内のキャリー伝播経路によってのみ伝
播し、キャリー先読み条件が成立したときのみキャリー
伝播経路の出力を所定電圧源に導通させてキャリー発生
を明らかにする。ところが、キャリー先読み回路に故障
があると算術論理演算ユニットがキャリーを伝播させよ
うとしても第２トランスファゲートで遮断されているの
で、キャリー伝播経路の出力が異常になり、演算結果に
誤りが生じる。
〈実施例〉 次に本発明の実施例について図面を参照して説明する。
第１図は本発明の第１実施例の基本構成を示すブロック
回路図である。図において、11〜14は算術論理演算ユニ
ットを、15は最下位ビットの桁下げ信号を発生させるべ
く接地されたトランスファゲートを、16はキャリー先読
み条件が成立したときにキャリーラインを接地レベルへ
落とす第１トランスファゲートとしてのｎチャンネルト
ランスファゲートを、17はテストモード時に次段の算術
論理演算ユニットへ送られるキャリー出力を遮断する第
２トランスファゲートとしてのｎチャンネルトランスフ
ァゲートを、18はテストモード信号（負論理）を、19は
キャリー先読み回路としてのキャリー先読み条件検出部
を、20は次段の算術論理演算ユニットへのキャリー出力
信号をそれぞれ示している。キャリー先読み条件検出部
19はインバータとノア回路とで構成されている。ここで
は簡単のために４ビットの算術論理演算ユニットを例に
とって説明する。
第１図は本発明の第１実施例の基本構成を示すブロック
回路図である。図において、11〜14は算術論理演算ユニ
ットを、15は最下位ビットの桁下げ信号を発生させるべ
く接地されたトランスファゲートを、16はキャリー先読
み条件が成立したときにキャリーラインを接地レベルへ
落とす第１トランスファゲートとしてのｎチャンネルト
ランスファゲートを、17はテストモード時に次段の算術
論理演算ユニットへ送られるキャリー出力を遮断する第
２トランスファゲートとしてのｎチャンネルトランスフ
ァゲートを、18はテストモード信号（負論理）を、19は
キャリー先読み回路としてのキャリー先読み条件検出部
を、20は次段の算術論理演算ユニットへのキャリー出力
信号をそれぞれ示している。キャリー先読み条件検出部
19はインバータとノア回路とで構成されている。ここで
は簡単のために４ビットの算術論理演算ユニットを例に
とって説明する。
算術論理演算ユニット14のキャリー出力が“0"で、かつ
他の算術論理演算ユニット11、12、13の加算結果がすべ
て“1"であった場合にはトランスファゲート16にはハイ
レベルが入力されて信号20はロウレベルとなり、次段算
術論理演算ユニットへのキャリー出力はアクティブとな
る。また、通常の動作モードではトランスファゲート17
は導通状態であるため、第１図の算術論理演算ユニット
11〜14内部を伝播してきたキャリーによっても信号20は
ロウレベルとなる。ここでキャリー先読み回路が故障し
ていた場合には、第１図のトランスファゲート16は導通
状態とならないが、算術論理演算ユニット11〜14を伝播
してきたキャリーによって信号20はアクティブとなる。
つまりスピードこそ遅いが、演算結果としては正しいも
のが得られる。ここでテスト信号18にロウレベルの信号
を供給してトランスファゲート17を非導通状態にする
と、次段の算術論理演算ユニットへ出力されるキャリー
出力は、キャリー先読み回路により得られるキャリーの
みとなり、キャリー先読み回路の故障時は正しい演算結
果が得られなくなる。したがって、テスト信号18でトラ
ンスファゲート17を制御することにより、キャリー先読
み回路のテストを容易に行なうことができる。
他の算術論理演算ユニット11、12、13の加算結果がすべ
て“1"であった場合にはトランスファゲート16にはハイ
レベルが入力されて信号20はロウレベルとなり、次段算
術論理演算ユニットへのキャリー出力はアクティブとな
る。また、通常の動作モードではトランスファゲート17
は導通状態であるため、第１図の算術論理演算ユニット
11〜14内部を伝播してきたキャリーによっても信号20は
ロウレベルとなる。ここでキャリー先読み回路が故障し
ていた場合には、第１図のトランスファゲート16は導通
状態とならないが、算術論理演算ユニット11〜14を伝播
してきたキャリーによって信号20はアクティブとなる。
つまりスピードこそ遅いが、演算結果としては正しいも
のが得られる。ここでテスト信号18にロウレベルの信号
を供給してトランスファゲート17を非導通状態にする
と、次段の算術論理演算ユニットへ出力されるキャリー
出力は、キャリー先読み回路により得られるキャリーの
みとなり、キャリー先読み回路の故障時は正しい演算結
果が得られなくなる。したがって、テスト信号18でトラ
ンスファゲート17を制御することにより、キャリー先読
み回路のテストを容易に行なうことができる。
次に第２図に本発明の第２実施例の構成を示す。図中、
21、22、23は４ビットの算術論理演算ユニットを、24、
25、26、27、28、29、30はキャリー先読み検出ゲート
を、31、32、33、34はキャリー先読み検出ゲート24、2
5、26、27、28、29、30の出力で制御されるｎチャンネ
ルトランスファゲートを、35、36、37はテストモード時
に算術論理演算ユニット21、22、23のキャリー出力が次
段の算術論理演算ユニットのキャリー入力となるのを遮
断するトランスファゲートを、38はロウ・アクティブの
テストモード信号を、39は算術論理演算ユニットの最下
位ビットのキャリー入力となるトランスファゲートを、
40は次段算術論理演算ユニットのキャリー入力となるキ
ャリー出力をそれぞれ示している。
21、22、23は４ビットの算術論理演算ユニットを、24、
25、26、27、28、29、30はキャリー先読み検出ゲート
を、31、32、33、34はキャリー先読み検出ゲート24、2
5、26、27、28、29、30の出力で制御されるｎチャンネ
ルトランスファゲートを、35、36、37はテストモード時
に算術論理演算ユニット21、22、23のキャリー出力が次
段の算術論理演算ユニットのキャリー入力となるのを遮
断するトランスファゲートを、38はロウ・アクティブの
テストモード信号を、39は算術論理演算ユニットの最下
位ビットのキャリー入力となるトランスファゲートを、
40は次段算術論理演算ユニットのキャリー入力となるキ
ャリー出力をそれぞれ示している。
本実施例の算術論理演算ユニットは、クロックφがロウ
レベルの時にプリチャージを行ない、クロックφがハイ
レベルの期間で演算を行なうダイナミック方式のもので
ある。まず、算術論理演算ユニット21でキャリー先読み
条件が成立すると、ゲート24、27によりトランスファゲ
ート31がオン状態になり、算術論理演算ユニット21〜22
間のキャリーラインを接地レベルにする。算術論理演算
ユニット22においてキャリー先読み条件が成立した場合
にはゲート25、28によりトランスファゲート32をオンさ
せ、算術論理演算ユニット22〜23間のキャリーラインを
接地レベルにする。さらに算術論理演算ユニット23にお
いてもキャリー先読み条件が成立した場合にはゲート2
6、29によりキャリーライン40をトランスファゲート33
により接地レベルにする。これとは別に、キャリーがす
べての算術論理演算ユニットを伝播するような場合、つ
まりキャリー入力が“0"でゲート24〜26がすべてアクテ
ィブ（すべての算術論理演算ユニット21、22、23でキャ
リー先読み条件が成立する場合）となるばあいをゲート
30で検出し、トランスファゲート34でキャリーライン40
を接地レベルにする。トランスファゲート35、36、37は
通常動作時では導通状態にあるため、上記動作には影響
しない。
レベルの時にプリチャージを行ない、クロックφがハイ
レベルの期間で演算を行なうダイナミック方式のもので
ある。まず、算術論理演算ユニット21でキャリー先読み
条件が成立すると、ゲート24、27によりトランスファゲ
ート31がオン状態になり、算術論理演算ユニット21〜22
間のキャリーラインを接地レベルにする。算術論理演算
ユニット22においてキャリー先読み条件が成立した場合
にはゲート25、28によりトランスファゲート32をオンさ
せ、算術論理演算ユニット22〜23間のキャリーラインを
接地レベルにする。さらに算術論理演算ユニット23にお
いてもキャリー先読み条件が成立した場合にはゲート2
6、29によりキャリーライン40をトランスファゲート33
により接地レベルにする。これとは別に、キャリーがす
べての算術論理演算ユニットを伝播するような場合、つ
まりキャリー入力が“0"でゲート24〜26がすべてアクテ
ィブ（すべての算術論理演算ユニット21、22、23でキャ
リー先読み条件が成立する場合）となるばあいをゲート
30で検出し、トランスファゲート34でキャリーライン40
を接地レベルにする。トランスファゲート35、36、37は
通常動作時では導通状態にあるため、上記動作には影響
しない。
次に、テストモードにおいてキャリー先読み回路のテス
トを行なう方法について説明する。テストモード信号38
をロウレベルに移行させることでトランスファゲート3
5、36、37は非導通状態となり、算術論理演算ユニット2
1、22、23間のキャリーの伝播はキャリー先読み回路に
よる経路のみで可能になる。したがって、テストモード
で演算を行なえばキャリー先読み回路の故障時は正しい
演算結果が得られなくなり、容易に故障の判定ができ
る。しかしながら第２図によると、40のキャリーライン
をディスチャージするパスは２系統存在する。このため
どちらか１系統に故障があっても、キャリー先読み回路
全体としては正しく動作しているかのように見える場合
が考えられる。つまり、トランスファゲート33と、トラ
ンスファゲート34とのどちらかでキャリーライン40をデ
イスチャージしているかであるが、算術論理演算ユニッ
ト21、22、23への入力データにより、どちらか一方のみ
をオンさせることが可能である。つまり算術論理演算ユ
ニット21にはCo（オーバーバー）＝１となるようなデー
タを入力する。そうするとゲート28、30は“0"を出力す
るため、トランスファゲート32、34はオフ状態となる。
そこで算術論理演算ユニット22にはCo（オーバーバー）
＝０となるようなデータを入力し、算術論理演算ユニッ
ト23にはナンドゲート26の出力が“0"となるようなデー
タ（例えば“0"と“F"の加算等）を入力すればトランス
ファゲート33はオン状態となり、この部分のキャリー先
読み回路は正常動作していることがわかる。一方、トラ
ンスファゲート34でキャリーライン40をディスチャージ
する経路をテストする場合は算術論理演算ユニット23に
はナンドゲート26の出力が“0"となるようなデータを、
算術論理演算ユニット22にはCo（オーバーバー）＝１
で、かつナンドゲート25の出力が“0"となるデータを、
算術論理演算ユニット21にはナンドゲート24が“1"で、
かつCo（オーバーバー）＝０となるようなデータをそれ
ぞれ入力することでトランスファ34はオン状態になり、
この部分のキャリー先読み回路の正常動作をキャリー出
力40を見ることで確認できる。
トを行なう方法について説明する。テストモード信号38
をロウレベルに移行させることでトランスファゲート3
5、36、37は非導通状態となり、算術論理演算ユニット2
1、22、23間のキャリーの伝播はキャリー先読み回路に
よる経路のみで可能になる。したがって、テストモード
で演算を行なえばキャリー先読み回路の故障時は正しい
演算結果が得られなくなり、容易に故障の判定ができ
る。しかしながら第２図によると、40のキャリーライン
をディスチャージするパスは２系統存在する。このため
どちらか１系統に故障があっても、キャリー先読み回路
全体としては正しく動作しているかのように見える場合
が考えられる。つまり、トランスファゲート33と、トラ
ンスファゲート34とのどちらかでキャリーライン40をデ
イスチャージしているかであるが、算術論理演算ユニッ
ト21、22、23への入力データにより、どちらか一方のみ
をオンさせることが可能である。つまり算術論理演算ユ
ニット21にはCo（オーバーバー）＝１となるようなデー
タを入力する。そうするとゲート28、30は“0"を出力す
るため、トランスファゲート32、34はオフ状態となる。
そこで算術論理演算ユニット22にはCo（オーバーバー）
＝０となるようなデータを入力し、算術論理演算ユニッ
ト23にはナンドゲート26の出力が“0"となるようなデー
タ（例えば“0"と“F"の加算等）を入力すればトランス
ファゲート33はオン状態となり、この部分のキャリー先
読み回路は正常動作していることがわかる。一方、トラ
ンスファゲート34でキャリーライン40をディスチャージ
する経路をテストする場合は算術論理演算ユニット23に
はナンドゲート26の出力が“0"となるようなデータを、
算術論理演算ユニット22にはCo（オーバーバー）＝１
で、かつナンドゲート25の出力が“0"となるデータを、
算術論理演算ユニット21にはナンドゲート24が“1"で、
かつCo（オーバーバー）＝０となるようなデータをそれ
ぞれ入力することでトランスファ34はオン状態になり、
この部分のキャリー先読み回路の正常動作をキャリー出
力40を見ることで確認できる。
〈発明の効果〉 以上説明したように本発明は、僅かなハードウエアの追
加と簡単なテストパタンによってキャリー先読み回路の
故障時に演算結果に異常を発生させることができ、算術
論理装置のキャリー先読み回路の動作テストを容易に行
なうことができる。
加と簡単なテストパタンによってキャリー先読み回路の
故障時に演算結果に異常を発生させることができ、算術
論理装置のキャリー先読み回路の動作テストを容易に行
なうことができる。
第１図は本発明の第１実施例のブロック回路図、 第２図は第２実施例のブロック回路図である。 11〜14……算術論理演算ユニット、15……ｎチャンネル
トランスファゲート、16……ｎチャンネルトランスファ
ゲート（第１トランスファゲート）、17……ｎチャンネ
ルトランスファゲート（第２トランスファゲート）、18
……テストモード信号（負論理）、19……キャリー先読
み検出部（キャリー先読み回路）、20……キャリー出
力、21〜23……４ビット算術論理演算ユニット、24〜2
6、27〜30……キャリー先読み検出部、31〜34……ｎチ
ャンネルトランスファゲート（第１トランスファゲー
ト）、35〜37……キャリー出力遮断用ｎチャンネルトラ
ンスファゲート（第２トランスファゲート）、38……テ
ストモード信号（負論理）、39……ｎチャンネルトラン
スファゲート、40……キャリー出力。
トランスファゲート、16……ｎチャンネルトランスファ
ゲート（第１トランスファゲート）、17……ｎチャンネ
ルトランスファゲート（第２トランスファゲート）、18
……テストモード信号（負論理）、19……キャリー先読
み検出部（キャリー先読み回路）、20……キャリー出
力、21〜23……４ビット算術論理演算ユニット、24〜2
6、27〜30……キャリー先読み検出部、31〜34……ｎチ
ャンネルトランスファゲート（第１トランスファゲー
ト）、35〜37……キャリー出力遮断用ｎチャンネルトラ
ンスファゲート（第２トランスファゲート）、38……テ
ストモード信号（負論理）、39……ｎチャンネルトラン
スファゲート、40……キャリー出力。
Claims (1)
- 【請求項１】複数ビットに対する演算を行いキャリー出
力端にキャリー伝搬経路を経由してキャリーを出力する
算術論理演算ユニットと、キャリー出力端子と、前記キ
ャリー伝搬経路と並列に設けられキャリー先読み条件の
成立の有無を判断するキャリー先読み回路と、前記キャ
リー先読み回路がキャリー先読み条件の成立を示す信号
を発生すると前記キャリー出力端子を所定電圧源に導通
させる第１トランスファゲートと、前記キャリー出力端
と前記キャリー出力端との間に設けられ、テスト信号が
第１のレベルによって通常動作を示すときは前記キャリ
ー出力端と前記キャリー出力端子との間に導通経路を形
成し、前記テスト信号が第２のレベルによりテストモー
ドを示すときは前記キャリー出力端と前記キャリー出力
端子との間の経路を遮断する第２のトランスファゲート
を備えることを特徴とする算術論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62105821A JPH07120271B2 (ja) | 1987-04-28 | 1987-04-28 | 算術論理装置 |
| US07/187,180 US4876661A (en) | 1987-04-28 | 1988-04-28 | Arithmetic logic system capable of checking carry look-ahead circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62105821A JPH07120271B2 (ja) | 1987-04-28 | 1987-04-28 | 算術論理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63271526A JPS63271526A (ja) | 1988-11-09 |
| JPH07120271B2 true JPH07120271B2 (ja) | 1995-12-20 |
Family
ID=14417731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62105821A Expired - Lifetime JPH07120271B2 (ja) | 1987-04-28 | 1987-04-28 | 算術論理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4876661A (ja) |
| JP (1) | JPH07120271B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5533711A (en) * | 1990-06-04 | 1996-07-09 | J.P. Patent Holdings, L.L.C. | Apparatus and method for pulling cable |
| JPH05233219A (ja) * | 1992-02-18 | 1993-09-10 | Nec Ic Microcomput Syst Ltd | 半導体集積回路のキャリー先取り回路 |
| FR2693287B1 (fr) * | 1992-07-03 | 1994-09-09 | Sgs Thomson Microelectronics Sa | Procédé pour effectuer des calculs numériques, et unité arithmétique pour la mise en Óoeuvre de ce procédé. |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5674748A (en) * | 1979-11-21 | 1981-06-20 | Hitachi Ltd | Arithmetic circuit in consideration of diagnostic property |
| JPS60140425A (ja) * | 1983-12-28 | 1985-07-25 | Nec Corp | キヤリ−回路 |
| US4763295A (en) * | 1983-12-27 | 1988-08-09 | Nec Corporation | Carry circuit suitable for a high-speed arithmetic operation |
-
1987
- 1987-04-28 JP JP62105821A patent/JPH07120271B2/ja not_active Expired - Lifetime
-
1988
- 1988-04-28 US US07/187,180 patent/US4876661A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4876661A (en) | 1989-10-24 |
| JPS63271526A (ja) | 1988-11-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0006328B1 (en) | System using integrated circuit chips with provision for error detection | |
| JP3076185B2 (ja) | 半導体メモリ装置及びその検査方法 | |
| EP0344426B1 (en) | Self-checking majority voting logic for fault tolerant computing applications | |
| US4891809A (en) | Cache memory having self-error checking and sequential verification circuits | |
| US4087786A (en) | One-bit-out-of-N-bit checking circuit | |
| Vasudevan et al. | A technique for modular design of self-checking carry-select adder | |
| US4876661A (en) | Arithmetic logic system capable of checking carry look-ahead circuit | |
| JPH0641968B2 (ja) | デイジタル回路試験装置 | |
| CA1231758A (en) | Random logic error detecting system for differential logic networks | |
| JP2733948B2 (ja) | 演算装置 | |
| JPS6232814B2 (ja) | ||
| JPH0142412B2 (ja) | ||
| JP2845804B2 (ja) | データメモリ保持確認回路 | |
| JP3282852B2 (ja) | 半導体集積回路装置 | |
| KR0186073B1 (ko) | 에러 정정 회로 | |
| JPH0691469B2 (ja) | デコーダ回路 | |
| JPH08161150A (ja) | 電子計算装置 | |
| JP2858511B2 (ja) | 算術演算回路 | |
| KR100268929B1 (ko) | 어드레스 천이 검출회로 | |
| JPH0364213A (ja) | カウンタチェック回路 | |
| JPS60163135A (ja) | デ−タバスチエツク方式 | |
| JPS6239786B2 (ja) | ||
| JPS5816487B2 (ja) | コンピユ−タシステムにおける多重選択検出装置 | |
| JPH0599987A (ja) | テスト回路 | |
| JPS60124737A (ja) | パリテイトリ−回路 |