JPH0691555B2 - シリアルデ−タの送受信装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はシリアルデータの通信装置に関し、簡単な構成
でありながら高度な通信にも対応できる送受信装置を提
供するものであり、特にマイクロプロセッサに好適な装
置を実現するものである。

従来の技術 従来からワンチップのマイクロプロセッサなどにおいて
多用されているシリアルデータの通信装置は、シフトレ
ジスタとシフトカウンタ、さらにはバッファレジスタに
よって構成され、その典型的な例が特公昭60−58482号
公報（以下、文献１と略記する。）に示されている。

発明が解決しようとする問題点 ところで、前記文献１に示されるような装置はランダム
ロジック回路を中心に構成されるので、各回路ブロック
相互間の配線数も多く、回路構成が複雑になるだけでな
く、一度に大量のデータの通信を行う場合にはその処理
の多くをソフトウェアに頼らざるを得ず、より高度な通
信あるいは高速のデータ転送を行うためにはその都度回
路構成を変更する必要があった。

問題点を解決するための手段 前記した問題点を解決するために本発明のシリアルデー
タの送受信装置では、送受信クロックが供給されるカウ
ンタと、前記カウンタの出力が供給されるとともにそれ
をインクリメントあるいはデクリメントするインクリメ
ント手段あるいはデクリメント手段と、送信時あるいは
受信時のいずれかに前記インクリメント手段あるいは前
記デクリメント手段をアクティブ状態にするコントロー
ル手段と、並列データがデータバスとの間で授受され、
前記インクリメント手段あるいは前記デクリメント手段
の出力によってデコードされたビット位置のデータがシ
リアル入出力端子との間で授受されるメモリからなる通
信手段を備えている。

作用 本発明では前記した構成によって、より簡単な構成で、
しかも汎用性に富んだ通信装置を実現することができ
る。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。

第１図は本発明の一実施例におけるシリアルデータの送
受信装置をマイクロプロセッサに適用した場合の構成図
を示したものであり、シリアルクロック端子10を介して
送受信クロックが供給される４ビットのダウンカウンタ
100と、前記ダウンカウンタ100の出力が供給されてその
カウントデータをインクリメントするインクリメンタ15
0と、受信時に前記インクリメント150をアクティブ状態
にするNANDゲート１と、並列データがデータバス200と
の間で授受され、前記インクリメンタ150の出力によっ
てデコードされたビット位置のデータがシリアル入出力
端子20との間で授受されるランダムアクセスメモリ300
によって主要部が構成されている。また、前記ダウンカ
ウンタ100の出力はANDゲート２およびORゲート３を介し
てＤフリップフロップ４のＤ端子に供給され、前記Ｄフ
リップフロップ４の出力信号が送受信動作完了報知端子
30に供給されるとともに、NORゲート５および割り込み
出力端子31を介してマイクロプロセッサに対する割り込
み要求信号となるように構成されている。さらに、リセ
ット端子40,クリア端子50はマイクロプロセッサのノン
ラッチ形式の出力ポートに接続されてソフトウェアによ
るリセット信号が供給され、割り込み禁止端子60と送受
信データのフレーム長選択端子70はいずれもマイクロプ
ロセッサのラッチ形式の出力ポートに接続されてそれぞ
れソフトウェアによる割り込みコントロールと割り込み
タイミングの切り換えに利用される。また、前記シリア
ル入出力端子20に供給される信号はシュミット形式のイ
ンバータ６とインバータ７を介して前記ランダムアクセ
スメモリ300のシリアルデータ入力端子310に印加され、
前記ランダムアクセスメモリ300のシリアルデータ出力
端子320には波形整形用のＤフリップフロップ８のＤ端
子が接続され、前記Ｄフリップフロップ８の出力信号は
３ステートインバータ９を介して前記シリアル入出力端
子20に送出されるように構成されている。一方、前記シ
リアルクロック端子10に供給されるクロック信号とシス
テムクロック入力端子90に供給されるクロック信号から
タイミング信号発生回路500によって作りだされるタイ
ミング信号が前記ランダムアクセスメモリ300のシリア
ルデータ読み取りクロック入力端子330に供給されてい
る。なお、３ステートインバータ９のコントロール端子
とNANDゲート１の入力端子が接続される送受信切り換え
端子80はマイクロプロセッサのラッチ形式の出力ポート
に接続されてソフトウェアによる送受信の切り換えに利
用され、並列データロード端子81にはマイクロ命令によ
るコントロール信号が供給され、ブロックセレクト端子
82には前記ランダムアクセスメモリ300の並列入出力部
をアクティブ状態にするためのセレクト信号が供給され
る。

以上のように構成された送受信装置について、第１図の
構成図および第２図に示した主要部のタイミングチャー
トをもとにその動作を説明する。

まず、第２図Ａはシリアルクロック端子10に供給される
クロック信号波形を示したものであり、第２図Ｂはリセ
ット端子40に供給されるリセット信号波形を示したもの
であり、第２図C,D,E,Fはいずれもダウンカウンタ100の
各ビットの出力信号波形を示したものであり、第２図G,
HはそれぞれNANDゲート1,ANDゲート２の出力信号波形を
示したものであり、第２図ＩはＤフリップフロップ４の
出力信号波形を示したものであり、第２図Ｊはシリアル
入出力端子20に送出されるシリアルデータの変化のもよ
うを示したものであり、第２図Ｋはシリアル入出力端子
20に供給されるデータがランダムアクセスメモリ300に
読み込まれるタイミングを示したものである。

第１図に示した装置によってシリアルデータの送信を行
うには、第２図に示したように、あらかじめダウンカウ
ンタ100の状態を［1111］にするとともにＤフリップフ
ロップ４をリセットしておき、データバス200からラン
ダムアクセスメモリ300に対して16ビットまたは８ビッ
トの送信ビットを書き込む。続いて、送受信切り換え端
子80のレベルを送信状態の‘1'に移行させ、シリアルク
ロック端子10に送信用のクロック信号を供給すれば、そ
のリーディングエッジが到来するごとにダウンカウンタ
100のカウント値が第２図Ｃ〜Ｆに示すように、［111
0］，［1101］，……と変化していき、それに伴って、
Ｄフリップフロップ８のＤ端子に送出されるランダムア
クセスメモリ300のデータのビット位置も切り換えられ
ていく。これによって、Ｄフリップフロップ８に供給さ
れるクロック信号のリーディングエッジが到来するごと
に送信データがシリアル入出力端子20に送出されていく
が、ダウンカウンタ100のカウント値が［1111］になる
と、ANDゲート２の出力レベルが‘1'に移行し、第２図
Ｉに示したようにシリアルクロック端子10が供給される
クロック信号のトレイリングエッジにおいてＤフリップ
フロップ４の出力レベルが‘1'に移行して割り込み出力
端子31に割り込み要求信号が送出される。その結果、マ
イクロプロセッサは割り込み処理ルーチンを開始し、必
要に応じてデータバス200からランダムアクセスメモリ3
00に対して16ビットまたは８ビットの送信データを再び
書き込み、続くデータの送信に備える。

なお、第１図および第２図からもわかるように、フレー
ム長選択端子70のレベルが‘1'になっているときにはデ
ータを16ビット分送信した時点でＤフリップフロップ４
の出力が‘1'に移行するが、そのレベルが‘0'になって
いるときにはデータを８ビット分送信した時点でＤフリ
ップフロップ４の出力が‘1'に移行する。

ところで、第１図のNANDゲート１の一方の入力端子とラ
ンダムアクセスメモリ300のシリアルデータ読み取りク
ロック入力端子330にはタイミング信号発生回路500から
の出力信号が供給されているが、このタイミング信号発
生回路500の動作について第３図に示したタイミングチ
ャートをもとに説明する。

第３図Ａはシステムクロック入力端子90に供給されるク
ロック信号を示したものであり、第３図Ｂはシリアルク
ロック端子10に印加される送受信用のクロック信号を示
したものであり、第３図C,D,EはそれぞれＤフリップフ
ロップ501,502,503の出力信号波形を示したものであ
り、第３図ＦはNORゲート504を介してシリアルデータ読
み取りクロック入力端子330に送出される出力信号波形
を示したものである。なお、送受信切り換え端子80のレ
ベルが送信状態の‘1'にあるときには、第１図Ｇの信号
波形と第３図Ｅの信号波形は同一のものとなる。

さて、第１図の送受信切り換え端子80のレベルが‘1'に
なっているときには、NANDゲート１の出力レベルはタイ
ミング信号発生回路500を構成するＤフリップフロップ5
03の出力に依存し、第３図Ｅに示したようにシリアルク
ロック端子10に印加される送受信用のクロック信号のリ
ーディングエッジ（前縁）が到来したのちに‘1'に移行
し、トレイリングエッジ（後縁）が到来したのちに‘0'
に戻る。一方、前記NANDゲート１の出力レベルが‘1'に
移行すると、インクリメンタ150がアクティブ状態とな
り、その時点のダウンカウンタ100のカウント値よりも
１だけ大きいデータをランダムアクセスメモリ300に送
出する。また、シリアルデータ読み取りクロック入力端
子330には前記NANDゲート１の出力レベルが‘1'に移行
している間に第３図Ｆに示すような読み取りクロック信
号が供給される。したがって、第１図に示した装置では
送受信切り換え端子80のレベルが‘1'にあるとき、すな
わちシリアルデータの送信モードにあるときにも、シリ
アルクロック端子10に印加されるクロック信号のリーデ
ィングエッジが到来した直後にランダムアクセスメモリ
300にあらかじめ格納されているデータの送信が行われ
たうえで、ダウンカウンタ100はカウントダウンしてラ
ンダムアクセスメモリ300の次のビットデータの選択に
備えるが、同じクロック信号のトレイリングエッジが到
来した直後にインクリメンタ150によって直前のビット
位置が選択されたうえでタイミング信号発生回路500か
らシリアルデータ読み取りクロック入力端子330に読み
取りクロック信号が供給されることになる。その結果、
ランダムアクセスメモリ300の各ビット位置にはデータ
を送信したのちにシリアルクロック端子10に印加される
送信クロックのトレイリングエッジにおいてシリアル入
出力端子20のデータが読み込まれることになる。このよ
うな送信データのエコーバック機能は同じシリアルデー
タラインに多くの送受信ブロックが接続されているとき
の、送信動作のぶつかりあいの有無の確認に利用できる
だけでなく、１フレーム内の任意のビット数を送信に割
り当て、残りを受信に割り当てるといった複雑な通信も
容易に行うことができる。

このように、タイミング信号発生回路500はシリアル入
出力端子20からランダムアクセスメモリ300にシリアル
データを読み込むタイミングを設定するために用いられ
ている。

なお、通常のシリアルデータの受信を行うには、送信時
と同様にあらかじめダウンカウンタ100の状態を［111
1］にするとともにＤフリップフロップ４をリセットし
ておき、送受信切り換え端子80のレベルを受信状態の
‘0'に移行させておけばインクリメンタ150は常にアク
ティブ状態となり、シリアルクロック端子10に受信用の
クロック信号が供給されると、そのリーディングエッジ
が到来するごとにダウンカウンタ100のカウント値が変
化していき、それに伴ってシリアル入出力端子20からラ
ンダムアクセスメモリ300に書き込まれるデータのビッ
ト位置も切り換えられていき、タイミング信号発生回路
500からシリアルデータ読み取りクロック入力端子330に
読み取りクロックが供給されたときに選択されたビット
位置に受信データが書き込まれていく。ダウンカウンタ
100のカウント値が［1111］になると、送信時と同様
に、シリアルクロック端子10に供給されるクロック信号
のトレイリングエッジにおいて割り込み出力端子31に割
り込み要求信号が送出される。その結果、マイクロプロ
セッサは割り込み処理ルーチンを開始するので、この割
り込み処理ルーチンによってランダムアクセスメモリ30
0からデータバス200を介して並列データを読み取ればよ
い。

このようにして、第１図に示したシリアルデータの送受
信装置では従来の装置と同じようにしてシリアルデータ
の送受信を行うことができるが、第１図の構成からもわ
かるように、従来の装置ではカウンタとシフトカウンタ
の両方を必要としていたのに対して、本発明のシリアル
データの送受信装置では、わずか４ビットのダウンカウ
ンタ100とインクリメンタ150によって１フレームが16あ
るいは８ビットのシリアルデータを送受信することがで
きる。また、従来の装置では送信時にシリアルクロック
の最初のリーディングエッジが到来したときにシフトレ
ジスタの内容が変化するために、送信データをシフトレ
ジスタにセットする際にデータそのものを１ビット分だ
けシフトさせておく必要があるが、本発明のシリアルデ
ータの送受信装置では、送信と受信の切り換えをインク
リメンタ150をアクティブ状態にするか否かで行ってい
るために容易に送信データと受信データのビット位置の
対応がとれる。それに伴って回路構成が簡略化されると
ともにランダムロジック回路の占める割合が少なくな
り、ワンチップのLSIを構成する際にレイアウトを行い
やすく、生産工程におけるLSIの検査にも適している。
さらに、送受信データをシフトレジスタを介することな
く、送信時には直接にランダムアクセスメモリ300から
送出させ、受信時には直接読み込むように構成している
ので、より高速に大量のデータを処理することもでき
る。すなわち、第１図に示した実施例においてはランダ
ムアクセスメモリ300の総ビット数は16ビットであるの
で、送受信するデータの１フレームが８ビット構成であ
れば前記ランダムアクセスメモリ300はダブルバッファ
の機能を有していることになるが、１フレームが16ビッ
ト構成ののデータを送受信する場合にはダブルバッファ
機能を有さないので、１フレーム送受信する度にデータ
バス200との間で並列データを授受する必要がある。し
かしながら、ダウンカウンタ100とランダムアクセスメ
モリ300のビット数を増加させることにより容易に多段
バッファ構成となり、これによってより多くの情報を一
挙に扱うことができ、高度な通信も可能となる。

なお、第４図はランダムアクセスメモリ300の具体的な
構成例を示した回路結線図であり、単位メモリセルはイ
ンバータ301と３ステートインバータ302によって構成さ
れている。例えば、第１図のシリアルデータ読み取りク
ロック入力端子330のレベル（CK）が‘1'であるとする
と、ダウンカウンタ100の出力が供給されるANDゲート30
3のレベルもまた‘1'であれば、３ステートインバータ3
04がアクティブ状態となってシリアル入出力端子20のデ
ータ（SDA）が第４図のSI端子を介してメモリセルに書
き込まれる。また、送信状態にあって、送受信切り換え
端子80のレベルが‘1'であるとすると、第１図の３ステ
ートインバータ９の出力側がシリアル入出力端子20に接
続されるので、シリアルクロック信号のリーディングエ
ッジにおいて、前記ANDゲート303を始めとするデコーダ
によって選択されたビット位置のメモリセルの出力が第
４図のSO端子を介して前記シリアル入出力端子20に送出
される。さらに、並列データの書き込み時には３ステー
トバッファ305がアクティブ状態となり、並列データの
読み込み時には３ステートインバータ306がアクティブ
状態となる。

発明の効果 本発明のシリアルデータの送受信装置は以上の説明から
も明らかなように、送受信クロックが供給されるカウン
タ（実施例においてはダウンカウンタ100によってこの
カウンタを構成しているが、もちろんアップカウンタで
あってもよい。）と、前記カウンタの出力が供給される
とともにそれをインクリメントあるいはデクリメントす
るインクリメント手段あるいはデクリメント手段（実施
例においてはダウンカウンタ100のカウント出力をイン
クリメントするインクリメンタ150によってインクリメ
ント手段が構成されているが、前記カウンタがアップカ
ウンタであれインクリメント手段の代わりにアップカウ
ンタのカウント出力をデクリメントするデクリメント手
段を用いることになる。）と、送信時あるいは受信時の
いずれかに前記インクリメント手段あるいは前記デクリ
メント手段をアクティブ状態にするコントロール手段
（実施例においてはNANDゲート１によって構成されてい
る。）と、並列データがデータバス200との間で授受さ
れ、前記インクリメント手段あるいは前記デクリメント
手段の出力によってデコードされたビット位置のデータ
がシリアル入出力端子との間で授受されるメモリ手段
（実施例においてはランダムアクセスメモリ300を用い
ているがラッチ形式のメモリであってもよい。）を備え
たことを特徴とするもので、簡単な構成で通信装置を実
現することができるとともに、本発明を適用することに
より、比較的容易に高度の処理が行える通信装置を得る
こともでき、大なる効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例におけるシリアルデータの送
受信装置の構成図、第２図および第３図は第１図の主要
部のタイミングチャート、第４図はランダムアクセスメ
モリの構成例を示した回路結線図である。 １……NANDゲート、20……シリアル入出力端子、100…
…ダウンカウンタ、150……インクリメンタ、200……デ
ータバス、300……ランダムアクセスメモリ、１……NAN
Dゲート、20……シリアル入出力端子、100……ダウンカ
ウンタ、150……インクリメンタ、200……データバス、
300……ランダムアクセスメモリ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】送受信クロックが供給されるカウンタと、
   前記カウンタの出力が供給されるとともにそれをインク
   リメントあるいはデクリメントするインクリメント手段
   あるいはデクリメント手段と、送信時あるいは受信時の
   いずれかに前記インクリメント手段あるいは前記デクリ
   メント手段をアクティブ状態にするコントロール手段
   と、並列データがデータバスとの間で授受され、前記イ
   ンクリメント手段あるいは前記デクリメント手段の出力
   によってデコードされたビット位置のデータがシリアル
   入出力端子との間で授受されるメモリ手段からなるシリ
   アルデータの送受信装置。
2. 【請求項２】リード／ライト切り換え端子とブロックセ
   レクト端子を有し、前記ブロックセレクト端子がアクテ
   ィブ状態にされたとき、前記リード／ライト切り換え端
   子に印加されるレベルに応じて並列データがデータバス
   との間で授受されるランダムアクセスメモリを備えたこ
   とを特徴とする特許請求の範囲第（１）項記載のシリア
   ルデータの送受信装置。