JPS6378639A - シリアルデ−タの送受信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はシリアルデータの通信装置に関し、簡単な構成
でありながら高度な通信にも対応できる送受信装置を提
供するものであり、特にマイクロプロセッサに好適な装
置を実現するものである。

従来の技術 従来からワンチップのマイクロプロセッサなどにおいて
多用されているシリアルデータの通信装置は、シフトレ
ジスタとシフトカウンタ、さらにはバッファレジスタに
よって構成され、その典型的な例が特公昭６０−５８４
８２号公報（以下、文献ｌと略記する。）に示されてい
る。

発明が解決しようとする問題点 ところで、前記文献１に示されるような装置はランダム
ロジック回路を中心に構成されるので、各回路ブロック
相互間の配線数も多く、回路構成が複雑になるだけでな
（、一度に大量のデータの通信を行う場合にはその処理
の多くをソフトウェアに顧らざるを得す、より高度な通
信あるいは高速のデータ転送を行うためにはその都度回
路構成を変更する必要があった。

問題点を解決するための手段 前記した問題点を解決するために本発明のシリアルデー
タの送受信装置では、送受信クロックが供給されるカウ
ンタと、前記カウンタの出力が供給されるとともにそれ
をインクリメントあるいはデクリメントするインクリメ
ント手段あるいはデクリメント手段と、送信時あるいは
受信時のいずれかに前記インクリメント手段あるいは前
記デクリメント手段をアクティブ状態にするコントロー
ル手段と、並列データがデータバスとの間で授受され、
前記インクリメント手段あるいは前記デクリメント手段
の出力によってデコードされたビット位置のデータがシ
リアル入出力端子との間で授受されるメモリからなる通
信手段を備えている。

作用 本発明では前記した構成によって、より簡単な構成で、
しかも汎用性に冨んだ通信装置を実現することができる
。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。

第１図は本発明の一実施例におけるシリアルデータの送
受信装置をマイクロプロセッサに適用した場合の構成図
を示したものであり、シリアルクロック端子１０を介し
て送受信クロックが供給される４ビツトのダウンカウン
タ１００と、前記ダウンカウンタ１００の出力が供給さ
れてそのカウントデータをインクリメントするインクリ
メンタ１５０と、受信時に前記インクリメント１５０を
アクティブ状態にするＮＡＮＤゲート１と、並列データ
がデータバス２００との間で授受され、前記インクリメ
ンタ１５０の出力によってデコードされたビット位置の
データがシリアル入出力端子２０との間で授受されるラ
ンダムアクセスメモリ３００によって主要部が構成され
ている。また、前記ダウンカウンタ１００の出力はＡＮ
Ｄゲート２およびＯＲゲート３を介してＤフリップフロ
ップ４のＤ端子に供給され、前記Ｄフリップフロップ４
の出力信号が送受信動作完了報知端子３０に供給される
とともに、ＮＯＲゲート５および割り込み出力端子３１
を介してマイクロプロセッサに対する割り込み要求信号
となるように構成されている。さらに、リセット端子４
０．　クリア端子５０はマイクロプロセッサのノンラッ
チ形式の出力ポートに接続されてソフトウェアによるリ
セット信号が供給され、割り込み禁止端子６０と送受信
データのフレーム長選択端子７０はいずれもマイクロプ
ロセッサのラッチ形式の出力ポートに接続されてそれぞ
れソフトウェアによる割り込みコントロールと割り込み
タイミングの切り喚えに利用される。また、前記シリア
ル入出力端子２０に供給される信号はシュミット形式の
インバータ６とインバータ７を介して前記ランダムアク
セスメモリ３００のシリアルデータ出力端子３１０に印
加され、前記ランダムアクセスメモリ３００のシリアル
データ出力端子３２０には波形整形用のＤフリップフロ
ップ８のＤ＠子が接続され、前記Ｄフリップフロップ８
の出力信号は３ステートインバータ９を介して前記シリ
アル入出力端子２０に送出されるように構成されている
。一方、前記シリアルクロック端子１０に供給されるク
ロック信号とシステムクロック入力端子９０に供給され
るクロック信号からタイミング信号発生回路５００によ
って作りだされるタイミング信号が前記ランダムアクセ
スメモリ３００のシリアルデータ読み取りクロック入力
端子３３０に供給されている。

なお、３ステートインバータ９のコントロール端子とＮ
ＡＮＤゲート１の入力端子が接続される送受信切り換え
端子８０はマイクロプロセッサのラッチ形式の出力ポー
トに接続されてソフトウェアによる送受信の切り換えに
利用され、並列データロード端子８１にはマイクロ命令
によるコントロール信号が供給され、ブロックセレクト
端子８２には前記ランダムアクセスメモリ３００の並列
入出力部をアクティブ状態にするためのセレクト信号が
供給される。

以上のように構成された送受信装置について、第１図の
構成図および第２図に示した主要部のタイミングチャー
トをもとにその動作を説明する。

まず、第２図Ａはシリアルクロック端子１０に供給され
るクロック信号波形を示したものであり、第２図Ｂはリ
セット端子４０に供給されるリセット信号波形を示した
ものであり、第２図Ｃ，Ｄ。

Ｅ、Ｆはいずれもダウンカウンタ１００の各ピントの出
力信号波形を示したものであり、第２図Ｇ。

ＨはそれぞれＮＡＮＤゲート１．ＡＮＤゲート２の出力
信号波形を示したものであり、第２図■はＤフリップフ
ロップ４の出力信号波形を示したものであり、第２図Ｊ
はシリアル入出力端子２０に送出されるシリアルデータ
の変化のもようを示したものであり、第２図にはシリア
ル入出力端子２０に供給されるデータがランダムアクセ
スメモリ３００に読み込まれるタイミングを示したちの
である。

第１図に示した装置によってシリアルデータの送信を行
うには、第２図に示したように、あらかじめダウンカウ
ンタ１００の状態を［１１１１ＦにするとともにＤフリ
ップフロップ４をリセットしておき、データバス２００
からランダムアクセスメモリ３＋１１０に対して１６ビ
ツトまたは８ビツトの送信データを書き込む。続いて、
送受信切り換え端子８０のレベルを送信状態の“ｌ゛に
移行させ、シリアルクロック端子ｌＯに送信用のクロッ
ク信号を供給すれば、そのリーディングエツジが到来す
るごとにダウンカウンタ１００のカウント値が第２図Ｃ
−Ｆに示すように、［１１１０Ｆ　。

［１１０１］、・・・・・・と変化していき、それに伴
って、Ｄフリップフロップ８のＤ端子に送出されるラン
ダムアクセスメモリ３００のデータのビット位置も切り
換えられていく。これによって、Ｄフリップフロップ８
に供給されるクロック信号のリーディングエツジが到来
するごとに送信データがシリアル入出力端子２０に送出
されていくが、ダウンカウンタ１００のカウント値が［
１１１１］になると、ＡＮＤゲート２の出力レベルが１
゛に移行し、第２図■に示したようにシリアルクロック
端子１０に供給されるクロック信号のトレイリングエツ
ジにおいてＤフリップフロップ４の出力レベルが１°に
移行して割り込み出力端子３１に割り込み要求信号が送
出される。その結果、マイクロプロセッサは割り込み処
理ルーチンを開始し、必要に応じてデータバス２００か
らランダムアクセスメモリ３００に対して１６ビツトま
たは８ビツトの送信データを再び書き込み、続くデータ
の送信に備える。

なお、第１図および第２図からもわかるように、フレー
ム長選択端子７０のレベルが“１°になっているときに
はデータを１６ビツト分送信した時点でＤフリップフロ
ップ４の出力が“１′に移行するが、そのレベルが０゛
になっているときにはデータを８ビツト分送信した時点
でＤフリップフロップ４の出力が“１°に移行する。

ところで、第１図のＮＡＮＤゲート１の一方の入力端子
とランダムアクセスメモリ３００のシリアルデータ読み
取りクロック入力端子３３０にはタイミング信号発生回
路５００からの出力信号が供給されているが、このタイ
ミング信号発生回路５００の動作について第３図に示し
たタイミングチャートをもとに説明する。

第３図Ａはシステムクロック入力端子９０に供給される
クロック信号を示したものであり、第３図Ｂはシリアル
クロック端子１０に印加される送受信用のクロック信号
を示したものであり、第３図Ｃ，Ｄ、ＥはそれぞれＤフ
リップフロップ５０１．５０２．５０３の出力信号波形
を示したものであり、第３図ＦはＮＯＲゲー）５０４を
介してシリアルデータ読み取りクロック入力端子３３０
に送出される出力信号波形を示したものである。なお、
送受信切り換え端子８０のレベルが送信状態の“１゛に
あるときには、第１図Ｇの信号波形と第３図Ｅの信号波
形は同一のものとなる。

さて、第１図の送受信切り換え端子８０のレベルが“１
°になっているときには、ＮＡＮＤゲート１の出力レベ
ルはタイミング信号発生回路５００を構成するＤフリッ
プフロップ５０３の出力に依存し、第３図已に示したよ
うにシリアルクロック端子１０に印加される送受信用の
クロック信号のリーディングエツジ（前縁）が到来した
のちに“１゛に移行し、トレイリングエツジ（後縁）が
到来したのちに“０°に戻る。一方、前記ＮＡＮＤゲー
ト１の出力レベルが“１゛に移行すると、インクリメン
タ１５０がアクティブ状態となり、その時点のダウンカ
ウンタ１００のカウント値よりも１だけ大きいデータを
ランダムアクセスメモリ３００に送出する。また、シリ
アルデータ読み取りクロック入力端子３３０には前記Ｎ
ＡＮＤゲート１の出力レベルが“１°に移行している間
に第３図Ｆに示すような読み取りクロック信号が供給さ
れる。したがって、第１図に示した装置では送受信切り
換え端子８０のレベルが°１°にあるとき、すなわちシ
リアルデータの送信モードにあるときにも、シリアルク
ロック端子１０に印加されるクロック信号のリーディン
グエツジが到来した直後にランダムアクセスメモリ３０
０にあらかじめ格納されているデータの送信が行われた
うえで、ダウンカウンタ１００はカウントダウンしてラ
ンダムアクセスメモリ３００の次のビットデータの選択
に備えるが、同じクロック信号のトレイリングエツジが
到来した直後にインクリメンタ１５０によって直前のビ
ット位置が選択されたうえでタイミング信号発生回路５
００からシリアルデータ読み取りクロック入力端子３３
０に読み取りクロック信号が供給されることになる。そ
の結果、ランダムアクセスメモリ３００の各ビット位置
にはデータを送信したのちにシリアルクロック端子１０
に印加される送信クロックのトレイリングエツジにおい
てシリアル入出力端子２０のデータが読み込まれること
になる。

このような送信データのエコーバック機能は同じシリア
ルデータラインに多くの送受信ブロックが接続されてい
るときの、送信動作のぶつかりあいの有無の確認に利用
できるだけでなく、１フレーム内の任意のビット数を送
信に割り当て、残りを受信に割り当てるといった複雑な
通信も容易に行うことができる。

このように、タイミング信号発生回路５００はシリアル
入出力端子２０からランダムアクセスメモリ３００にシ
リアルデータを読み込むタイミングを設定するために用
いられている。

なお、通常のシリアルデータの受信を行うには、送信時
と同様にあらかじめダウンカウンタ１００の状態を［１
１１１１にするとともにＤフリフブフロソブ４をリセッ
トしておき、送受信切り換え端子８０のレベルを受信状
態の“０゛に移行させておけばインクリメンタ１５０は
常にアクティブ状態となり、シリアルクロック端子１０
に受信用のクロック信号が供給されると、そのリーディ
ングエツジが到来するごとにダウンカウンタ１００のカ
ウント値が変化していき、それに伴ってシリアル入出力
端子２０からランダムアクセスメモリ３００に書き込ま
れるデータのビット位置も切り換えられていき、タイミ
ング信号発生回路５００からシリアルデータ読み取りク
ロック入力端子３３０に読み取りクロックが供給された
ときに選択されたピント位置に受信データが書き込まれ
ていく、ダウンカウンタ１００のカウント値が［１１１
１］になると、送信時と同様に、シリアルクロック端子
１０に供給されるクロック信号のトレイリングエツジに
おいて割り込み出力端子３１に割り込み要求信号が送出
される。その結果、マイクロプロセッサは割り込み処理
ルーチンを開始するので、この割り込み処理ルーチンに
よってランダムアクセスメモリ３００からデータバス２
００を介して並列データを読みをればよい。

このようにして、第１図に示したシリアルデータの送受
信装置では従来の装置と同じようにしてシリアルデータ
の送受信を行うことができるが、第１図の構成からもわ
かるように、従来の装置ではカウンタとシフトカウンタ
の両方を必要としていたのに対して、本発明のシリアル
データの送受信装置では、わずか４ビツトのダウンカウ
ンタ１００とインクリメンタ１５０によって１フレーム
が１６あるいは８ビツトのシリアルデータを送受信する
ことができる。また、従来の装置では送信時にシリアル
クロックの最初のリーディングエツジが到来したときに
シフトレジスタの内容が変化するために、送信データを
シフトレジスタにセットする際にデータそのものを１ビ
ット分だけシフトさせておく必要があるが、本発明のシ
リアルデータの送受信装置では、送信と受信の切り換え
をインクリメンタ１５０をアクティブ状態にするか否か
で行っているために容易に送信データと受信データのビ
ット位置の対応がとれる。それに伴って回路構成が簡略
化されるとともにランダムロジック回路の占める割合が
少なくなり、ワンチップのＬＳＩを構成する際にレイア
ウトを行いやすく、生産工程におけるＬＳＩの検査にも
適している。さらに、送受信データをシフトレジスタを
介することな（、送信時には直接にランダムアクセスメ
モリ３００から送出させ、受信時には直接読み込むよう
に構成しているので、より高速に大量のデータを処理す
ることもできる。すなわち、第１図に示した実施例にお
いてはランダムアクセスメモリ３００の総ビット数は１
６ビツトであるので、送受信するデータの１フレームが
８ビツト構成であれば前記ランダムアクセスメモリ３０
０はダブルバッファの機能を有していることになるが、
１フレームが１６ビツト構成のデータを送受信する場合
にはダブルバッファ機能を存さないので、１フレーム送
受信する度にデータバス２００との間で並列データを授
受する必要がある。しかしながら、ダウンカウンタ１０
０とランダムアクセスメモリ３００のビット数を増加さ
せることにより容易に多段バッファ構成となり、これに
よってより多くの情報を一挙に扱うことができ、高度な
通信も可能となる。

なお、第４図はランダムアクセスメモリ３００の具体的
な構成例を示した回路結線図であり、単位メモリセルは
インバータ３０１と３ステートインバータ３０２によっ
て構成されている０例えば、第１図のシリアルデータ読
み取りクロック入力端子３３０のレベル（ＣＫ）が“１
°であるとすると、ダウンカウンタ１００の出力が供給
されるＡＮＤゲート３０３のレベルもまたｌ°であれば
、３ステートインバータ３０４がアクティブ状態となっ
てシリアル入出力端子２０のデータ（ＳＤＡ）が第４図
のＳｌ端子を介してメモリセルに書き込まれる。また、
送信状態にあって、送受信切り換え端子８０のレベルが
“１゛であるとすると、第１図の３ステートインバータ
９の出力側がシリアル入出力端子２０に接続されるので
、シリアルクロック信号のリーディングエツジにおいて
、前記ＡＮＤゲート３０３を始めとするデコーダによっ
て選択されたビット位置のメモリセルの出力が第４図の
ＳＯ端子を介して前記シリアル入出力端子２０に送出さ
れる。さらに、並列データの書き込み時には３ステート
バツフア３０５がアクティブ状態となり、並列データの
読み込み時には３ステートインバータ３０６がアクティ
ブ状態となる。

発明の効果 本発明のシリアルデータの送受信装置は以上の説明から
も明らかなように、送受信クロックが供給されるカウン
タ（実施例においてはダウンカウンタ１００によってこ
のカウンタを構成しているが、もちろんアップカウンタ
であってもよい。）と、前記カウンタの出力が供給され
るとともにそれをインクリメントあるいはデクリメント
するインクリメント手段あるいはデクリメント手段（実
施例においてはダウンカウンタ１００のカウント出力を
インクリメントするインクリメンタ１５０によってイン
クリメント手段が構成されているが、前記カウンタがア
ップカウンタであればインクリメント手段の代わりにア
ップカウンタのカウント出力をデクリメントするデクリ
メント手段を用いることになる。）と、送信時あるいは
受信時のいずれかに前記インクリメント手段あるいは前
記デクリメント手段をアクティブ状態にするコントロー
ル手段（実施例においてはＮＡＮＤゲート１によって構
成されている。）と、並列データがデータバス２００と
の間で授受され、前記インクリメント手段あるいは前記
デクリメント手段の出力によってデコードされたビット
位置のデータがシリアル入出力端子との間で授受される
メモリ手段（実施例においてはランダムアクセスメモリ
３００を用いているがラッチ形式のメモリであってもよ
い。）を備えたことを特徴とするもので、簡単な構成で
通信装置を実現することができるとともに、本発明を適
用することにより、比較的容易に高度の処理が行える通
イε装置を得ることもでき、大なる効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例におけるシリアルデータの送
受信装置の構成図、第２図および第３図は第１図の主要
部のタイミングチャート、第４図はランダムアクセスメ
モリの構成例を示した回路結線図である。 １・・・・・・ＮＡＮＤゲート、２０・・・・・・シリ
アル入出力端子、１００・・・・・・ダウンカウンタ、
１５０・・・・・・インクリメンタ、２００・・・・・
・データバス、３００・・・・・・ランダムアクセスメ
モリ、１・・・・・・ＮＡＮＤゲート、２０・・・・・
・シリアル入出力端子、１００・・・・・・ダウンカウ
ンタ、１５０・・・・・・インクリメンタ、２００・・
・・・・データバス、３００・・・・・・ランダムアク
セスメモリ。

Claims (2)

【特許請求の範囲】
1. （１）送受信クロックが供給されるカウンタと、前記カ
   ウンタの出力が供給されるとともにそれをインクリメン
   トあるいはデクリメントするインクリメント手段あるい
   はデクリメント手段と、送信時あるいは受信時のいずれ
   かに前記インクリメント手段あるいは前記デクリメント
   手段をアクティブ状態にするコントロール手段と、並列
   データがデータバスとの間で授受され、前記インクリメ
   ント手段あるいは前記デクリメント手段の出力によって
   デコードされたビット位置のデータがシリアル入出力端
   子との間で授受されるメモリ手段からなるシリアルデー
   タの送受信装置。
2. （２）リード／ライト切り換え端子とブロックセレクト
   端子を有し、前記ブロックセレクト端子がアクティブ状
   態にされたとき、前記リード／ライト切り換え端子に印
   加されるレベルに応じて並列データがデータバスとの間
   で授受されるランダムアクセスメモリを備えたことを特
   徴とする特許請求の範囲第（１）項記載のシリアルデー
   タの送受信装置。