JPH0693601B2 - デイジタルフイルタ - Google Patents
デイジタルフイルタInfo
- Publication number
- JPH0693601B2 JPH0693601B2 JP18376584A JP18376584A JPH0693601B2 JP H0693601 B2 JPH0693601 B2 JP H0693601B2 JP 18376584 A JP18376584 A JP 18376584A JP 18376584 A JP18376584 A JP 18376584A JP H0693601 B2 JPH0693601 B2 JP H0693601B2
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- JP
- Japan
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- adder
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- multiplier
- digital filter
- output
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- Expired - Lifetime
Links
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- 238000004891 communication Methods 0.000 description 8
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- 230000035945 sensitivity Effects 0.000 description 2
- 101100116390 Schizosaccharomyces pombe (strain 972 / ATCC 24843) ded1 gene Proteins 0.000 description 1
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Landscapes
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は通信機器等に使用するディジタルフィルタの構
成に関するものである。
成に関するものである。
（従来の技術） 帯域圧縮技術、デバイス加工技術の発展を背景にして、
従来のアナログ通信に比して多くの利点を持つディジタ
ル通信が注目されてきており、今後はディジタル通信が
アナログ通信に取って代って、広く適用されて行く方向
にある。
従来のアナログ通信に比して多くの利点を持つディジタ
ル通信が注目されてきており、今後はディジタル通信が
アナログ通信に取って代って、広く適用されて行く方向
にある。
ディジタル通信に必要とする基本的な事は、ディジタル
信号処理（DSP）技術である。DSP技術はアナログ技術の
中の広義の意味でのフィルタ技術に相当するとも考えら
れる。したがってDSP技術の中でもフィルタリング技術
は基本的必要技術である。
信号処理（DSP）技術である。DSP技術はアナログ技術の
中の広義の意味でのフィルタ技術に相当するとも考えら
れる。したがってDSP技術の中でもフィルタリング技術
は基本的必要技術である。
従来、ディジタルフィルタは多くの書物（例えば「ディ
ジタル信号処理の応用」電子通信学会発行、P41〜P51）
に説明されているように、第３図に示す構成で実現され
る場合が多い。第３図において21,22は加算器、23,24は
遅延素子、25〜28は乗算器、xnは入力信号、ynは出力信
号であり、最小レジスタ数、最小遅延素子数で構成で
き、一般的にはダイナミックレンジが広いという特長を
持っている。
ジタル信号処理の応用」電子通信学会発行、P41〜P51）
に説明されているように、第３図に示す構成で実現され
る場合が多い。第３図において21,22は加算器、23,24は
遅延素子、25〜28は乗算器、xnは入力信号、ynは出力信
号であり、最小レジスタ数、最小遅延素子数で構成で
き、一般的にはダイナミックレンジが広いという特長を
持っている。
しかしながら、この第３図に示すディジタルフィルタの
構成にてＱの高い伝送関数、又はサンプリング周波数に
比してカットオフ周波数の低いフィルタを実現するに
は、内部レジスタの信号レベルが入出力信号の200倍程
度になることもあり、著るしくダイナミックレンジが劣
化する難点がある。
構成にてＱの高い伝送関数、又はサンプリング周波数に
比してカットオフ周波数の低いフィルタを実現するに
は、内部レジスタの信号レベルが入出力信号の200倍程
度になることもあり、著るしくダイナミックレンジが劣
化する難点がある。
又、内部レジスタの信号レベルがそれ程高くならない構
成として、第４図に示すディジタルフィルタが前記書物
等に示されている。第４図において31〜33は加算器、34
〜35は遅延素子、36〜39は乗算器、xnは入力信号、ynは
出力信号であるが、この構成においてはS/Nが劣化し、
実質的にはダイナミックレンジが劣化するという難点が
ある。
成として、第４図に示すディジタルフィルタが前記書物
等に示されている。第４図において31〜33は加算器、34
〜35は遅延素子、36〜39は乗算器、xnは入力信号、ynは
出力信号であるが、この構成においてはS/Nが劣化し、
実質的にはダイナミックレンジが劣化するという難点が
ある。
更に、上記以外のものとして、ダイナミックレンジ、係
数感度の観点よりアナログのリアクタンスフィルタを模
擬したディジタルフィルタの構成法についての研究発表
があるが、実現する伝送関数に制限があったり、実現さ
れたディジタルフィルタが著るしく多くのレジスタを必
要とする等々、実用上の観点から多くの問題点を含んで
いる。
数感度の観点よりアナログのリアクタンスフィルタを模
擬したディジタルフィルタの構成法についての研究発表
があるが、実現する伝送関数に制限があったり、実現さ
れたディジタルフィルタが著るしく多くのレジスタを必
要とする等々、実用上の観点から多くの問題点を含んで
いる。
（発明が解決しようとする問題点） 本発明は前記従来技術が有していた問題点を解決し、レ
ジスタの数、遅延素子等を大幅に増加することなく、ダ
イナミックレンジの大幅な改良と係数感度の小さいディ
ジタルフィルタを提供するものであり、従来提案が出て
いない有限周波数に減衰極を持つ反伝達伝送関数のダイ
ナミックレンジの改良構成を提案するものである。
ジスタの数、遅延素子等を大幅に増加することなく、ダ
イナミックレンジの大幅な改良と係数感度の小さいディ
ジタルフィルタを提供するものであり、従来提案が出て
いない有限周波数に減衰極を持つ反伝達伝送関数のダイ
ナミックレンジの改良構成を提案するものである。
（問題点を解決する為の手段） 本発明は、入力端子と第１の遅延素子と利得1/e0の第１
の乗算器と第１の加算器と第２の加算器と出力端子とを
継続に接続し、かつ前記入力端子と利得e1s1の第２の乗
算器と第３の加算器と第２の遅延素子と利得e0の第３の
乗算器と1/s1倍のスケーラと前記第２の加算器の他方の
加算入力部とを縦続に接続し、さらに前記第３の乗算器
の出力を前記第３の加算器の他方の加算入力部と接続す
るとともに、前記入力端子を前記第１の加算器の他方の
加算入力部と接続して成ることを特徴とするディジタル
フィルタである。
の乗算器と第１の加算器と第２の加算器と出力端子とを
継続に接続し、かつ前記入力端子と利得e1s1の第２の乗
算器と第３の加算器と第２の遅延素子と利得e0の第３の
乗算器と1/s1倍のスケーラと前記第２の加算器の他方の
加算入力部とを縦続に接続し、さらに前記第３の乗算器
の出力を前記第３の加算器の他方の加算入力部と接続す
るとともに、前記入力端子を前記第１の加算器の他方の
加算入力部と接続して成ることを特徴とするディジタル
フィルタである。
（作用ならびに実施例） 第１図は本発明の実施例を示す回路図であって、１は入
力端子（xnは入力信号）、２は出力端子（ynは出力信
号）、3,4,5は加算器、6,7,8は乗算器、９はスケーラ、
10,11は遅延素子である。同図において、入力端子１と
出力端子２の間は乗算器６、加算器５、遅延素子11、乗
算器７、スケーラ９、加算器３で構成されるループと、
遅延素子10、乗算器８、加算器４で構成される他のルー
プにて構成されている。
力端子（xnは入力信号）、２は出力端子（ynは出力信
号）、3,4,5は加算器、6,7,8は乗算器、９はスケーラ、
10,11は遅延素子である。同図において、入力端子１と
出力端子２の間は乗算器６、加算器５、遅延素子11、乗
算器７、スケーラ９、加算器３で構成されるループと、
遅延素子10、乗算器８、加算器４で構成される他のルー
プにて構成されている。
入力端子１からの入力信号xnは遅延素子10を介して乗算
器８に入力された後、加算器４にて前記入力信号と加算
される。一方入力信号xnは乗算器６にて乗算され加算器
５へ入力される。加算器５の出力は遅延素子11を介して
乗算器７に入力され、該出力を前記加算器５への一方の
加算入力となすとともに、スケーラ９にてスケーリング
され、加算器３に入力される。加算器３では前記加算器
４の出力と加算を行い、出力信号ynとして出力する。こ
こで、乗算器６の利得はスケーリング定数S1とe1との積
にて定められ、信号はスケーラ９にて1/S1倍されて加算
器３に帰還されている。その為、この区間においてはス
ケーリングされて演算操作がなされている為、ダイナミ
ックレンジの改善がなされている。
器８に入力された後、加算器４にて前記入力信号と加算
される。一方入力信号xnは乗算器６にて乗算され加算器
５へ入力される。加算器５の出力は遅延素子11を介して
乗算器７に入力され、該出力を前記加算器５への一方の
加算入力となすとともに、スケーラ９にてスケーリング
され、加算器３に入力される。加算器３では前記加算器
４の出力と加算を行い、出力信号ynとして出力する。こ
こで、乗算器６の利得はスケーリング定数S1とe1との積
にて定められ、信号はスケーラ９にて1/S1倍されて加算
器３に帰還されている。その為、この区間においてはス
ケーリングされて演算操作がなされている為、ダイナミ
ックレンジの改善がなされている。
今、第１図において、乗算器８の利得をe1s1とし、乗算
器７の利得をe0、乗算器８の利得を1/e0とすると、入力
xnと加算器５の出力には、 の関係があるので、加算器３のマイナス加算項（sum
3-）と入力xnの関係は、 また、加算器３のプラス加算項（sum3+）と入力xnの関
係は、 となる。（２）、（３）式より、入力xnと出力ynの関係
は、 （４）式より が導かれる。（５）式で示される関数は反伝達伝送関数
で、有限の周波数に２次の減衰極を持ち、零点はｚ平面
の実軸上に存在する関数である。
器７の利得をe0、乗算器８の利得を1/e0とすると、入力
xnと加算器５の出力には、 の関係があるので、加算器３のマイナス加算項（sum
3-）と入力xnの関係は、 また、加算器３のプラス加算項（sum3+）と入力xnの関
係は、 となる。（２）、（３）式より、入力xnと出力ynの関係
は、 （４）式より が導かれる。（５）式で示される関数は反伝達伝送関数
で、有限の周波数に２次の減衰極を持ち、零点はｚ平面
の実軸上に存在する関数である。
通常、ディジタルフィルタを実現する場合、サンプリン
グ周波数に比較して減衰周波数が低いときは、（５）式
に示す（e1e0＋1.0/e0＋e0）の項が極めて２に近くな
り、第３図の従来の回路で実現すると、内部レジスタの
内容が大幅に大きくなる。しかし、第１図に示す回路で
スケーリング値S1を通常８〜16程度に選定することによ
って、第３図の回路で実現した場合に比して内部レジス
タの値が約100分の１に縮小されることになる。従っ
て、ダイナミックレンジの改善はパワー換算で40dB程度
の大幅なものとなる。
グ周波数に比較して減衰周波数が低いときは、（５）式
に示す（e1e0＋1.0/e0＋e0）の項が極めて２に近くな
り、第３図の従来の回路で実現すると、内部レジスタの
内容が大幅に大きくなる。しかし、第１図に示す回路で
スケーリング値S1を通常８〜16程度に選定することによ
って、第３図の回路で実現した場合に比して内部レジス
タの値が約100分の１に縮小されることになる。従っ
て、ダイナミックレンジの改善はパワー換算で40dB程度
の大幅なものとなる。
本実施例における他のデータを次に示す。サンプリング
レート16kHz、減衰極周波数70Hzとし、 に示す伝送関数を実現した場合、第３図の従来の回路で
は内部レジスタの絶対値は1Hzで入力信号の24.9倍とな
ったのに対し、第１図に示した本発明の回路の内部レジ
スタの絶対値は7.9kHzで入力信号の2.1倍で最大値を示
した。又第３図に示した従来の基本フィルタと第１図に
示した本発明の回路の18ビット長演算によるS/N特性の
比較を第２図に示す。同図において、曲線Ａは本発明の
回路の場合を、曲線Ｂは従来の回路の場合を示す。この
図より、本発明による回路のS/N特性が優れていること
が明らかである。
レート16kHz、減衰極周波数70Hzとし、 に示す伝送関数を実現した場合、第３図の従来の回路で
は内部レジスタの絶対値は1Hzで入力信号の24.9倍とな
ったのに対し、第１図に示した本発明の回路の内部レジ
スタの絶対値は7.9kHzで入力信号の2.1倍で最大値を示
した。又第３図に示した従来の基本フィルタと第１図に
示した本発明の回路の18ビット長演算によるS/N特性の
比較を第２図に示す。同図において、曲線Ａは本発明の
回路の場合を、曲線Ｂは従来の回路の場合を示す。この
図より、本発明による回路のS/N特性が優れていること
が明らかである。
（発明の効果） 本発明は以上説明したように、巡回形ディジタルフィル
タを実現する際に、内部レジスタの個数を大幅に増加さ
せないのみでなく、通常よく利用されているスケーラを
利用するだけで、信号・雑音比、レベル特性等に影響す
るダイナミックレンジを従来使用されている構成法に比
して40dB程度の改善が可能である。したがって、使用す
るビット長を大幅に削減することができる為、実現され
るハードウェアが簡素化されるとともに、高速処理が可
能となる。
タを実現する際に、内部レジスタの個数を大幅に増加さ
せないのみでなく、通常よく利用されているスケーラを
利用するだけで、信号・雑音比、レベル特性等に影響す
るダイナミックレンジを従来使用されている構成法に比
して40dB程度の改善が可能である。したがって、使用す
るビット長を大幅に削減することができる為、実現され
るハードウェアが簡素化されるとともに、高速処理が可
能となる。
この発明は、有限周波数に減衰極を持つディジタルフィ
ルタに広く適用可能である為、ディジタル信号処理を必
要とする通信機器・電子機器に広く適用することができ
る。
ルタに広く適用可能である為、ディジタル信号処理を必
要とする通信機器・電子機器に広く適用することができ
る。
第１図は本発明の実施例を示す回路図、第２図は本発明
のディジタルフィルタと従来のディジタルフィルタのS/
N特性を比較する説明図、第３図は従来のディジタルフ
ィルタの第１の実施例を示す回路図、第４図は従来のデ
ィジタルフィルタの第２の実施例を示す回路図である。 １……入力端子、２……出力端子、3,4,5……加算器、
6,7,8……乗算器、９……スケーラ、10,11……遅延素
子。
のディジタルフィルタと従来のディジタルフィルタのS/
N特性を比較する説明図、第３図は従来のディジタルフ
ィルタの第１の実施例を示す回路図、第４図は従来のデ
ィジタルフィルタの第２の実施例を示す回路図である。 １……入力端子、２……出力端子、3,4,5……加算器、
6,7,8……乗算器、９……スケーラ、10,11……遅延素
子。
Claims (1)
- 【請求項１】入力端子と第１の遅延素子と利得1/e0の第
１の乗算器と第１の加算器と第２の加算器と出力端子と
を縦続に接続し、かつ前記入力端子と利得e1s1の第２の
乗算器と第３の加算器と第２の遅延素子と利得e0の第３
の乗算器と1/s1倍のスケーラと前記第２の加算器の他方
の加算入力部とを縦続に接続し、更に前記第３の乗算器
の出力を前記第３の加算器の他方の加算入力部と接続す
るとともに、前記入力端子を前記第１の加算器の他方の
加算入力部と接続して成ることを特徴とするディジタル
フィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18376584A JPH0693601B2 (ja) | 1984-09-04 | 1984-09-04 | デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18376584A JPH0693601B2 (ja) | 1984-09-04 | 1984-09-04 | デイジタルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6162224A JPS6162224A (ja) | 1986-03-31 |
| JPH0693601B2 true JPH0693601B2 (ja) | 1994-11-16 |
Family
ID=16141574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18376584A Expired - Lifetime JPH0693601B2 (ja) | 1984-09-04 | 1984-09-04 | デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693601B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6348006A (ja) * | 1986-08-18 | 1988-02-29 | Oki Electric Ind Co Ltd | デイジタルフイルタ |
-
1984
- 1984-09-04 JP JP18376584A patent/JPH0693601B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6162224A (ja) | 1986-03-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |