JPS6348006A - デイジタルフイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、サンプルされたディジタル信号をディジタ
ル処理してフィルタ出力を得るディジタルフィルタに関
するものである。

（従来の技術） 従来、ディジタルフィルタの構成法の一例として、２次
の直接形構成をフィルタの次数に応じて縦続接続するも
のがあるが、直接形構成の問題点として以Ｆの２点があ
る。

■係数感度か高い。即ち、係数値の変化に対する振幅特
性の変化が大きいため、所望の振幅特性を得るためには
大きな係数語長が必要である。

■ダイナミックレンジが小さい。即ち、フィルタ内部の
信号レベルが大きいので、固定小数点演算でフィルタ演
算を行う場合、オーバーフローを避けるために大きな演
算語長が必要となる。

これらの欠点は、フィルタの伝達関数の根か２平面上で
ｚ＝１に近づくにつれて、即ち、遮断周波数がサンプリ
ング周波数に対して非常に小さいフィルタにおいて特に
顕著である。

これら２つの欠点のうち■の係数感度の問題の解決を図
る手段として、文献「低素子感度ディジタルフィルタの
一構成法」　（電子通信学会研究会報告ＣＳ　Ｔ７８−
６３　、　Ｐ、３９〜４６）に低係数感度のディジタル
フィルタを構成する方法が開示されている。

以下、この発明の理解を容易にするため、先ず従来の直
接形構成及び文献に示された低係数感度のディジタルフ
ィルタの構成法について簡単に説明する。

第３図は従来の直接形構成のディジタルフィルタの回路
図の一例で、入力端子１と出力端子２を有する。入力端
子１は加算器３の一方の入力に接続され、加算器３の出
力は遅延器７と加算器５の一方の入力にそれぞれ接続さ
れ、加算器５の出力は出力端子２に接続されている。遅
延器７の出力は、係数ｂ１をもつ乗算器９の入力と係数
ａ１をもつ乗算器１１の入力及び遅延器８の入力にそれ
ぞれ接続されており、更に、遅延器８の出力は係数ｂ２
をもつ乗算器ＩＯの入力と係数８２をもつ乗算器１２の
入力とにそれぞわ接続されている。乗算器９及びＩＯの
出力は加算器４の入力にそれぞれ接続され、加算器４の
出力は加算器３の入力に接続され、乗算器Ｉ＋及び１２
の出力は加算器６の入力にそれぞれ接続され、加算器６
の出力は加算器５の入力に接続されている。第３図の回
路によるディジタルフィルタの伝達関数は第（１）式に
よって示される。

第３図に示した回路においては、第（１）式の伝達関数
の係数が、そのまま乗算器の係数となっている。

一方、第４図は文献に示された低係数感度ディジタルフ
ィルタの構成法による回路図である。

尚、第４図において第３図に示した構成成分と同様な機
能を果たす構成成分については同一符号を付して示す。

第４図の回路は、第３図の遅延器７及び８を第１及び第
２積分３２０及び２１（ｚ−’）でそれぞれ置き換え、
更に遅延器のない閉路が生じないように加算器３と４の
間に遅延器１４を挿入したものである。

さらに、第３図の回路では加算器３と加算器５との間に
乗算器Ｉ３を追加して設け、又、これら乗算器９〜１３
の係数をβち、β′３、α′１、α′０及びα′２とそ
れぞれ設定しである。

これら積分器２０及び２１の回路構成を第５図に示す。

この積分器２０及び２１は入力端子２３と加算器２４の
入力とが接続され、加算器２４の出力は出力端子２５に
接続されると同時に遅延器２６の入力に接続され、遅延
器２６の出力は加算器２４の入力に接続されている。こ
れら積分器（ｚ−’）２０及び２１の伝達関数は第（２
）式によって表される。

第４図の回路の伝達関数は、第（２）式を用いることに
より、第（３）式によって表される。

第４図の乗算器の係数α’、（ｉ＝ｏ、１．２）及びβ
’、（ｉ＝１．２）は、第（３〉式と第（１）式を比較
することにより求められる。

（発明が解決しようとする問題点） しかしながら、以上述へた低係数感度のディジタルフィ
ルタの構成法においても、フィルタのダイナミックレン
ジは改善されておらず、従って第４図の回路構成でフィ
ルタを実現する場合においても、第３図の直接形で実現
する場合と同じ演算語長が必要である。これがため、遮
断周波数かサンプリング周波数に比べて非常に低いフィ
ルタを実現しようとする場合、演算語長が大きくなるた
め、ハート量が増加してしまう。また逆に、ハード量の
増加を避けるため演算語長を制限した場合、演算のオー
バーフローを避けるため入力信号のレベルを下げなけわ
ばならず、Ｓ／Ｎが劣化してしまい、技術的に満足出来
るものは得られなかった。

この発明の目的は、以上述べたディジタルフィルタのダ
イナミックレンジが小さくなるという問題点を解決し、
Ｓ／Ｎを下げることなく演算語長を削減することによっ
て低価格で高性能なディジタルフィルタを提供すること
にある。

（問題点を解決するための手段） この目的の達成を図るため、この発明のディジタルフィ
ルタによれば、サンプルされたディジタル大カイ３号が
供給される第１加算器と、第１加算漫）の出力が入力さ
れる第２加算器と、第２加算器の出力が入力されて出力
を当該第２加算器に入力させる第１ｄ延器と、前記第２
加算器の出力が入力される第３加算器と、第３加算器の
出力が入力され出力を当該第３加算器に入力させる第２
遅延器と、第２及び第３加算器の出力にフィルタ特性よ
り決まる係数をそれぞれ乗する第１及び第２乗算器と、
第１及び第２乗算器の出力を加算する第４加算器と、第
４加算器の出力が入力され、出力を第１加算器に入力さ
せる第３遅延器と、前記第１、第２及び第３加算器の出
力にフィルタ特性より決定される係数をそれぞれ乗する
第３、第４及び第５乗算器と、第４及び第５乗算器の出
力を加算する第５加算器と、第５加算器の出力と第３乗
算器の出力を加算してフィルタ出力を得る第６加算器と
を具え、前記ディジタル入力信号をディジタル処理して
前記フィルタ出力として出力させるディジタルフィルタ
において、 前記第１加算器と前記第２加算器との間に設けた第１ス
ケーリング手段及び前記第２加算器と前記第３加算器と
の間に設けた第２スケーリング手段とを具えて成ること
を特徴とするものである。

（作用） このように、この発明は、ディジタルフィルタの遅延器
をｚ−’＝　１７　（１−ｚ−’）の積分器で置き換え
られた低係数感度ディジタルフィルタの回路において、
各積分器の入力をスケーリングするようにしたものであ
る。

このスケーリングによってフィルタ内部の信号レベルを
小さく出来るので固定小数点で演算させる場合に、オー
バーフローの生じる惧れが無く、このスケーリングに際
し、スケーリング定数を、許された入カイｘ号のビット
数を有効に使えるように設定することが出来るのでダイ
ナミックレンジを改善することか出来る。従ってＳ　／
　Ｎを下げることなく演算語長を削減することが出来る
。

（実施例） 以下、図面を参照してこの発明のディジタルフィルタの
実施例につき説明する。

第１図はこの発明の実施例を示す回路図である。同図に
おいて、３１は入力端子、３２は出力端子でそれぞれ第
２図及び第３図の入力端ｆ１及び出力端子２に対応して
いる。３３．３４．３５．３６．３７及び３８は第１、
第２、第３、第４、第５及び第６加算器てあり、第１、
第４、第５及び第６加算器３３．３６．３７及び３８は
加算器３．４．６及び５にそれぞれ対応している。さら
に、３９．４０及び４１は第１、第２及び第３遅延器で
あり、第２加算器３４及び第１遅延器３９によりて第４
図の第１積分器２０に対応する第１植分器５０を構成し
ていると共に、第３加算器３５及び第２遅延器４０によ
って第４図の第２積分器２１に対応する第２積分器５１
を構成している。また、第３遅延器４１は第４図の遅延
器１４に対応している。さらに、４２．４３．４４．４
５及び４６は第１、第２、第３、第４及び第５乗算路で
あり、これらは第４図の乗算器９．１０．１３．１１及
び１２にそれぞれ対応するものである。

この発明のディジタルフィルタにおいては、さらに、第
１加算器３３の出力と、第１ト１分器５０を構成する第
２加算器３４の入力との間に第１スケーリング手段６０
を設けると共に、この第２加算器３４の出力と第２積分
器５１を構成する第３加算器３５の入力との間に第２ス
ケーリング手段６１を設けた構成となっている。

上述したスケーリング手段６０及び６１は入力レベルを
Ｓｌ又はＳＩだけスケーリングする回路構成となってい
ればどのような回路構成であってもよい。

第２図はこれらスケーリング手段６０及び６１の一構成
例を示す図で、この実施例ではこの手段６０及び６１を
主としてメモリ６３と乗算器６４とで構成する。

スケーリング定数３２及びＳｌは後述するように予め設
定し、この設定されたスケーリング定数Ｓ２及びＳｌを
メモリ６３に読み出し自在に格納しておく。入力Ｉが乗
算器６３に供給されると、そのタイミングでメモリ６３
及び６４にクロックＣが供給されてメモリ６３からスケ
ーリング定数５２又はＳ、を読み出し、乗算器６４で両
者の乗算か行われて出力Ｏとして■Ｓ２又はＩＳｌを出
力するようになっている。

この他に、メモリと乗算器を用いないスケーリング手段
の例として、シフタを用いてシフト操作によりスケーリ
ングを行うことが出来る。この場合、Ｓｌ、Ｓｌは１／
２’（ｉ−１，２、・・）なる数に限られる。

ここで述べたいずれのスケーリング手段の実施例も、デ
ィジタルフィルタを専用ハードで構成する場合は、メモ
リと乗算器やシフタを専用ハードて構成し、ディジタル
フィルタをディジタルシフナルプロセッサ（ＤＳＰ）を
用いてソフトで処理する場合は、乗算やシフト操作をソ
フトで処理することか出来る。

次にこの発明のディジタルフィルタの動作につき説明す
る。

今、第１、第２、第３、第４及び第５乗算器４２．４３
．４４．４５及び４６のフィルタ特性によって決定され
る係数をβ２、β１、α２、α１及びα０とする。さら
に、スケーリング手段６０及び６１のスケーリング定数
をＳｌ及びＳＩとする。但し、スケーリング定数３１及
びＳｌはそれぞれ１以下の正数であって、しかもスケー
リング定数８１は第１加算器３３の出力レベルか例えば
１００であるとした時、第２加算器３４の出力レベルも
ほぼ＋００となるような値に設定しており、同様にスケ
ーリング定数５２は第１積分器５０の出力レベルが例え
ば１００であるとした時、第３加算器３５の出力レベル
もほぼ＋００となるような値に設定しである。

入力端子３１からのディジタル入力信号に対応して生じ
る第１加算器３の出力は係数α２をもつ第３乗算器４４
に入力すると共に、スケーリング手段６０においてスケ
ーリング定数Ｓまたけスケーリングされて第１積分器５
０の第２加算器３４に入力する。第２加算器３４のもう
一方の入力には、第１遅延器３９の出力が供給され、第
２加算器３４の出力は第１遅延器３９に入力するととも
に、係数β２をもつ第１乗算器４２、係数α１をもつ第
４乗算器４５及びスケーリング手段６１によってスケー
リング定数Ｓ１だけスケーリングされて第２積分器５１
の第３加算器３５にそれぞれ入力する。第３加算器３５
のもう一方の入力には第２遅延器４０の出力が供給され
、この第３加算器３５の出力は第２遅延器４０、係数β
、をもつ第２乗算器４３及び係数α。をもつ第５乗算器
４６にそれぞれ入力する。第１及び第２乗算器４２と４
３の出力は第４加算器３６に入力し、この第４加算器３
６の出力は第３遅延器４１に入力し、この第３遅延器４
１の出力は第１加算器３３に入力する。更に第４乗算器
４５及び第５乗算器４６の出力は第５加算器３７に入力
し、この第５加算′？：β３７と第３乗算器４４の出力
は第６加算器３８に入力し、この第６加算器３８から出
力端子３７へとフィルタ出力か出力される。

このように構成した第１図に示す回路の伝達関数は第く
４）式によって与えられる。

・・・・・・く４） 第（１）式と第（４）式を比較することにより、各乗算
器の係数α。、α１、α２、β１及びβ２は、第（１）
式の係数ａｌ　、β２　、ｂｌ及びβ２とスケーリング
定数３１及びＳ２を用いて第（５）式によって求めるこ
とが出来る。

この回路構成を組むに当り、第１及び第２スケーリング
手段６０及び６１の各スケーリング定数Ｓ、及びＳ２を
予め決定しておく必要がある。

次に、これらスケーリング定数Ｓｌ及びＳ２の決定方法
について述べる。

第１図において、このディジタルフィルタの入力及び出
力のサンプル値をそれぞれｘｏ及びｙ。

とし、第２加算器３４の出力及び第３加算器３５の出力
のサンプル値をそれぞれＵ。及び■。とじ、また、その
Ｚ変換をｘ（ｚ）、Ｙ（Ｚ）、Ｕ（Ｚ）及びＶ　（ｚ）
とする。入力端子３０から各加算器３４及び３５までの
伝達関数ＨＵ及びＨｖはそれぞれ第（６）弐及び第（７
）式によって与えられる。

ＩＩ　（ｚ）・１−（２◆β１ｓＩｓ２◆β２Ｓ２）Ｚ
−”（１＋β２Ｓ２）ｚ−２・・・・・・　（８） とおいた。

これら伝達関数ＨＵ及びＨＶの絶対値が各加算；Ｓ３４
及び３５の出力における信号の大きさに比例する。そこ
で、先ず、５ｌ＝Ｓ２＝１とおいて、第（６）式及び第
（７）式よりＨＵ及びＨｖの絶対値の使用周波数帯域に
おける最大値ＨＬｊｐ及びＨｖｐをそれぞれ求め、次に
第（９）式を満足するように８２及びＳｌを順次水める
ことにより、許された入力信号のビット数を有効に使え
るように最適なスケーリング定数Ｓ１及びＳ２を決定す
る。

但し、スケーリングをシフタを用いて行う場合、即ち、
Ｓ、、５２＝１／２″　（ｉ−０，１，２・・・）とす
る場合、第（９）式を厳密に満足する必要はなく、はぼ
１となるようにＳ、及びＳ２を決めればよい。

（発明の効果） 上述した説明からも明らかなように、この発明によれば
、遅延器を積分器で置き換えた低係数感度ディジタルフ
ィルタの積分器入力を最適にスケーリングすることによ
り、ディジタルフィルタのダイナミックレンジを改善し
たので、Ｓ／ＮをＦげることなく、演算語長を削減する
ことか出来る。また、このフィルタは低係数感度である
ので直接形構成法の場合よりも係数語長を小さくするこ
とが出来る。従りて、乗算器、加算器及び遅延器用レジ
スタのハード量を大幅に削減することが出来る。

【図面の簡単な説明】

第１図はこの発明のディジタルフィルタの一実施例を説
明するだめの回路図、 第２図は第１図に示したディジタルフィルタに用いるＴ
ｒＪｌ及び第２スケーリング手段の構成の一実施例を説
明するためのブロック図、 第３図及び第４図は従来のディジタルフィルタを説明す
るための回路図である。 ３１・・・入力☆；Ｌ１子、　　　　３２・・・出力端
子３３・・・第１加算器、　　　３４・・・第２加算器
３５・・・第３加算器、　　　３６・・・第４加算器３
７−・・第５加算器、　　　３８・・・第６加算器３９
・・・第１遅延器、　　　４０・・・第２遅延器４１・
・・第３遅延器、　　　４２・・・第１乗算器４３・・
・第２乗算器、　　　４４・・・第３乗算器４５−・・
第４乗算器、　　　４６−・・第５乗算器５０・・・第
１禎分器、　　　５１・・・第２積分器６０・・・第１
スケーリング手段 ６１・・・第２スケーリング手段 ６３−・・メモリ、　　　　　　６４・・・乗算器。 特許出願人　　　　　沖電気工業株式会社又グーりンフ
゛手段（７）　横にづケ］第２図 ｄ−ベ ヘ　　ト ′、＼− Ｈ陸　味味味懺　味　城　次 ４１ｆのヂｓヅタ４フィルタ 第４図 積分器Ｉ７）構成 手続ネ由正書　（方式） ％式％ １事件の表示　　昭和６１年特許願１９１１３９５号２
発明の名称 ディジタルフィルタ ３補正をする者 事件との関係　　特許出願人 住所（〒−１０５） 東京都港区虎ノ門１丁目７番１２号 名称（０２９）沖電気工業株式会社 代表者　橋本　南海男 ４代理人　〒１７０　　　訂（９８８）５５８３住所　
東京都豊島区東池袋１丁目２０番ｉ′ｔ！ｌ！５６捕正
の対象 図面の簡単な説明の柵 ７補正の内容　　別紙の通り 、・ぐｊて一゛　。 ）、、−、、、、） （１）明細書、第１８頁第１７行の「を説明するための
回路図である。」を ｒを説明するための回路図、 第５図は積分器の構成を示す図である。Ｊと訂正する。 手作売ネ甫正書 昭和６２年５月６日

Claims (1)

【特許請求の範囲】
1. （１）サンプルされたディジタル入力信号が供給される
   第１加算器と、第１加算器の出力が入力される第２加算
   器と、第２加算器の出力が入力されて出力を当該第２加
   算器に入力させる第１遅延器と、前記第２加算器の出力
   が入力される第３加算器と、第３加算器の出力が入力さ
   れ出力を当該第３加算器に入力させる第２遅延器と、第
   ２及び第３加算器の出力にフィルタ特性より決まる係数
   をそれぞれ乗する第１及び第２乗算器と、第１及び第２
   乗算器の出力を加算する第４加算器と、第４加算器の出
   力が入力され、出力を第１加算器に入力させる第３遅延
   器と、前記第１、第２及び第３加算器の出力にフィルタ
   特性より決定される係数をそれぞれ乗する第３、第４及
   び第５乗算器と、第４及び第５乗算器の出力を加算する
   第５加算器と、第５加算器の出力と第３乗算器の出力を
   加算してフィルタ出力を得る第６加算器とを具え、前記
   ディジタル入力信号をディジタル処理して前記フィルタ
   出力として出力させるディジタルフィルタにおいて、 前記第１加算器と前記第２加算器との間に設けた第１ス
   ケーリング手段及び前記第２加算器と前記第３加算器と
   の間に設けた第２スケーリング手段とを具えて成る ことを特徴とするディジタルフィルタ。