JPH0693628B2 - Ｐｌｌロツク検出回路 - Google Patents
Ｐｌｌロツク検出回路Info
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- JPH0693628B2 JPH0693628B2 JP56079215A JP7921581A JPH0693628B2 JP H0693628 B2 JPH0693628 B2 JP H0693628B2 JP 56079215 A JP56079215 A JP 56079215A JP 7921581 A JP7921581 A JP 7921581A JP H0693628 B2 JPH0693628 B2 JP H0693628B2
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- Japan
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- circuit
- pll
- signal
- input
- lock
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 この発明は、PLL（フエーズ・ロツクド・ループ）周波
数シンセサイザにおけるPLLロツク検出回路に関する。
数シンセサイザにおけるPLLロツク検出回路に関する。
PLL周波数シンセサイザにおけるPLLループを構成するデ
イジタル式の位相検波回路として例えば、第１図に示す
ような位相検波回路１が米国特許4,110,694号公報によ
つて公知である。
イジタル式の位相検波回路として例えば、第１図に示す
ような位相検波回路１が米国特許4,110,694号公報によ
つて公知である。
この位相検波回路１の出力PD1,PD2をNAND回路G10に入
し、その出力をＮチヤンネルMISFET（絶縁ゲート型電界
効果トランジスタ）Ｑのゲート電極に印加して、MISFET
Qのドレイン出力信号を平滑回路R1,C1で平滑することに
よりPLLロツク検出信号を得ることが、この発明に先立
つて提案されている。
し、その出力をＮチヤンネルMISFET（絶縁ゲート型電界
効果トランジスタ）Ｑのゲート電極に印加して、MISFET
Qのドレイン出力信号を平滑回路R1,C1で平滑することに
よりPLLロツク検出信号を得ることが、この発明に先立
つて提案されている。
上記回路において、PLLループがロツク状態では、周知
のように位相検波出力PD1,PD2は一致するものである
が、多少の時間ずれによりNAND回路G10の出力には、ヒ
ゲ状のパルスが出力される。そこで、平滑回路で平滑す
ることにより、平均値を求めてPLLロツク検出信号を得
るものである。
のように位相検波出力PD1,PD2は一致するものである
が、多少の時間ずれによりNAND回路G10の出力には、ヒ
ゲ状のパルスが出力される。そこで、平滑回路で平滑す
ることにより、平均値を求めてPLLロツク検出信号を得
るものである。
またこの提案回路は平滑回路を必要とするものであるの
で、モノリシツクIC化に際して、外付端子P1及び外付部
品R1,C1が必要となるという欠点及び判定レベルのバラ
ツキの影響を受けるという欠点がある。
で、モノリシツクIC化に際して、外付端子P1及び外付部
品R1,C1が必要となるという欠点及び判定レベルのバラ
ツキの影響を受けるという欠点がある。
この発明の目的は、高精度のPLLロツク検出信号を得る
とともに、平滑回路を削除することができるPLLロツク
（又はアンロツク）検出回路を提供することにある。
とともに、平滑回路を削除することができるPLLロツク
（又はアンロツク）検出回路を提供することにある。
この発明の基本的特徴によれば、PLL周波数シンセサイ
ザにおけるプログラマブルカウンタの1/N分周出力パル
ス幅の略1/2に相当する時間だけ遅らせて形成されたパ
ルス信号が、基準周波数パルスによつてサンプリングさ
れる。
ザにおけるプログラマブルカウンタの1/N分周出力パル
ス幅の略1/2に相当する時間だけ遅らせて形成されたパ
ルス信号が、基準周波数パルスによつてサンプリングさ
れる。
この発明の他の基本的特徴によれば、PLL周波数シンセ
サイザを構成する位相検波回路、又はこれと同様な構成
の位相検波回路の出力パルスが所定のタイミング信号で
サンプリングされたパルス列における連続したロツク状
態をもつてPLLロツク検出信号とされる。
サイザを構成する位相検波回路、又はこれと同様な構成
の位相検波回路の出力パルスが所定のタイミング信号で
サンプリングされたパルス列における連続したロツク状
態をもつてPLLロツク検出信号とされる。
以下、この発明を実施例とともに詳細に説明する。
第２図は、この発明の一実施例を示すブロツク図であ
る。
る。
この実施例では、プログラマブルカウンタ２は、1/N分
周出力言い換えればＮ個のパルス計数出力信号が入力端
子Ｄに印加され、プログラマブルカウンタ２の入力信号
FINがクロツク端子φに印加されたＤ型フリツプフロツ
プ回路３を設けて、このフリツプフロツプ回路３の出力
Ｑから入力信号FINの一周期に相当するパルス幅を有
し、1/Nに分周された を形成し、Ｎ値プリセツトゲートパルスとして用いると
ともにインバータ回路IVにより反転して、第１図に示し
た位相検波回路１の一方の入力Fiに印加する。
周出力言い換えればＮ個のパルス計数出力信号が入力端
子Ｄに印加され、プログラマブルカウンタ２の入力信号
FINがクロツク端子φに印加されたＤ型フリツプフロツ
プ回路３を設けて、このフリツプフロツプ回路３の出力
Ｑから入力信号FINの一周期に相当するパルス幅を有
し、1/Nに分周された を形成し、Ｎ値プリセツトゲートパルスとして用いると
ともにインバータ回路IVにより反転して、第１図に示し
た位相検波回路１の一方の入力Fiに印加する。
この位相検波回路１の他方の入力には、基準周波数REF
が印加され、その出力PD1,PD2はｎチヤンネルMISFET
（絶縁ゲート型電界効果トランジスタ）Q2,pチヤンネル
MISFETQ1のゲートにそれぞれ印加され、それぞれのドレ
インが共通に出力端子P2に接続される。
が印加され、その出力PD1,PD2はｎチヤンネルMISFET
（絶縁ゲート型電界効果トランジスタ）Q2,pチヤンネル
MISFETQ1のゲートにそれぞれ印加され、それぞれのドレ
インが共通に出力端子P2に接続される。
そして、この出力回路を通した位相検波出力はループフ
イルタ６で直流電圧化され、電圧制御型発振回路（以
下、VCOと略す）７の制御入力端子に印加される。このV
CO7の出力は、端子P3を介してプログラマブルカウンタ
２の入力信号FINとして印加されるとともに、例えば、
ラジオ受信装置における局部発振周波数信号fLOCとして
用いられる。
イルタ６で直流電圧化され、電圧制御型発振回路（以
下、VCOと略す）７の制御入力端子に印加される。このV
CO7の出力は、端子P3を介してプログラマブルカウンタ
２の入力信号FINとして印加されるとともに、例えば、
ラジオ受信装置における局部発振周波数信号fLOCとして
用いられる。
上記PLLループの動作により、位相検波回路１の入力信
号FiとREFとの周波数（位相）が一致するように、VCO7
は制御される。したがつて、VCO7の発振周波数は、PLL
ループがロツクしたときに、Ｎ倍の基準周波数REFと等
しくすることができる。
号FiとREFとの周波数（位相）が一致するように、VCO7
は制御される。したがつて、VCO7の発振周波数は、PLL
ループがロツクしたときに、Ｎ倍の基準周波数REFと等
しくすることができる。
このようなPLL周波数シンセサイザにおいてPLLロツク検
出回路を構成するため、この実施例では、上記Ｄ型フリ
ツプフロツプ回路３の が入力端子Ｄに印加され、プログラマブルカウンタ２の
入力信号FINの反転信号がクロツク端子φに印加された
Ｄ型フリツプフロツプ回路４と、このフリツプフロツプ
回路４の が入力端子Ｄに印加され、反転された基準周波数信号RE
Fがクロツク端子φに印加されたＤ型フリツプフロツプ
回路５とが設けられる。そして、このフリツプフロツプ
回路５の出力Ｑより、ロツク検出信号LOCKを得るもので
ある。
出回路を構成するため、この実施例では、上記Ｄ型フリ
ツプフロツプ回路３の が入力端子Ｄに印加され、プログラマブルカウンタ２の
入力信号FINの反転信号がクロツク端子φに印加された
Ｄ型フリツプフロツプ回路４と、このフリツプフロツプ
回路４の が入力端子Ｄに印加され、反転された基準周波数信号RE
Fがクロツク端子φに印加されたＤ型フリツプフロツプ
回路５とが設けられる。そして、このフリツプフロツプ
回路５の出力Ｑより、ロツク検出信号LOCKを得るもので
ある。
以下、この実施例回路の動作を第３図に示された動作波
形図を参照して説明する。
形図を参照して説明する。
プログラマブルカウンタ２からの分周出力は、通常カウ
ントアツプ又はカウントダウンのクリア信号として得ら
れる。この実施例では、特に限定されないが、ダウンカ
ウンタ回路が用いられ、その計数内容が２のときにロー
レベルとなる出力信号ｎがフリツプフロツプ回路３に伝
えられる。
ントアツプ又はカウントダウンのクリア信号として得ら
れる。この実施例では、特に限定されないが、ダウンカ
ウンタ回路が用いられ、その計数内容が２のときにロー
レベルとなる出力信号ｎがフリツプフロツプ回路３に伝
えられる。
このときに、この出力信号ｎのローレベルの立ち下りに
は遅れ時間tdがあるため、フリツプフロツプ回路３は、
このローレベルを次の周期の入力パルスFINの立ち上り
エツジで読み取りローレベルとなる。したがつて、フリ
ツプフロツプ回路３の は、プログラマブルカウンタ２の計数内容が１のときに
ローレベルとなる。そして、この でプリセツトゲート回路を開いてプログラマブルカウン
タ２にＮ値をセツトする。このためプログラマブルカウ
ンタ２の内容は１からＮに変化する。また、このＮ値の
入力により、あるいはカウンタの計数内容が１になるこ
とより、いずれか早い方のタイミングに従つてプログラ
マブルカウンタ２の出力信号ｎはハイレベルに変化す
る。このときにも上記同様の遅れ時間があるため、フリ
ツプフロツプ回路３の は、次の周期の入力パルスFINの立ち上りエツジで上記
ハイレベル読み取る。したがつて、入力パルスFINの一
周期間ローレベルとなる が得られる。この のハイレベルでプログラマブルカウンタ２のプリセツト
状態が解除されるため、プリセツト内容Ｎ′からダウン
カウント動作を行なう。この動作説明では、新たなＮ
値、例えばＮ＋１＝Ｎ′がセツトされた場合を示してい
る。
は遅れ時間tdがあるため、フリツプフロツプ回路３は、
このローレベルを次の周期の入力パルスFINの立ち上り
エツジで読み取りローレベルとなる。したがつて、フリ
ツプフロツプ回路３の は、プログラマブルカウンタ２の計数内容が１のときに
ローレベルとなる。そして、この でプリセツトゲート回路を開いてプログラマブルカウン
タ２にＮ値をセツトする。このためプログラマブルカウ
ンタ２の内容は１からＮに変化する。また、このＮ値の
入力により、あるいはカウンタの計数内容が１になるこ
とより、いずれか早い方のタイミングに従つてプログラ
マブルカウンタ２の出力信号ｎはハイレベルに変化す
る。このときにも上記同様の遅れ時間があるため、フリ
ツプフロツプ回路３の は、次の周期の入力パルスFINの立ち上りエツジで上記
ハイレベル読み取る。したがつて、入力パルスFINの一
周期間ローレベルとなる が得られる。この のハイレベルでプログラマブルカウンタ２のプリセツト
状態が解除されるため、プリセツト内容Ｎ′からダウン
カウント動作を行なう。この動作説明では、新たなＮ
値、例えばＮ＋１＝Ｎ′がセツトされた場合を示してい
る。
一方、上記のようにして形成された がｐ型フリツプフロツプ回路４の入力端子Ｄに印加さ
れ、かつ上記入力信号FINの反転信号を形成するインバ
ータ回路INの出力信号がＤ型フリツプフロツプ回路４の
クロツク端子φに印加されるとＤ型フリツプフロツプ回
路４の は、上記 に対して上記入力信号FINの半周期分遅らされたものと
なる。すなわち、Ｄ型フリツプフロツプ回路４は、クロ
ツクパルスのフロントエツジで入力信号を取り込むもの
である。
れ、かつ上記入力信号FINの反転信号を形成するインバ
ータ回路INの出力信号がＤ型フリツプフロツプ回路４の
クロツク端子φに印加されるとＤ型フリツプフロツプ回
路４の は、上記 に対して上記入力信号FINの半周期分遅らされたものと
なる。すなわち、Ｄ型フリツプフロツプ回路４は、クロ
ツクパルスのフロントエツジで入力信号を取り込むもの
である。
そして、このクロツクパルスは、インバータ回路INで入
力信号FINを反転させたものであることより入力信号FIN
についてみれば、そのバツクエツジ（立ち下り）で、Ｄ
型フリツプフロツプ回路４が、上記 を取り込むこととなるからである。
力信号FINを反転させたものであることより入力信号FIN
についてみれば、そのバツクエツジ（立ち下り）で、Ｄ
型フリツプフロツプ回路４が、上記 を取り込むこととなるからである。
したがつて、Ｄ型フリツプフロツプ回路４の は、上記 に対してそのパルス幅の1/2に相当する時間だけ遅延さ
せられたパルス幅（ローレベル期間）とすることができ
る。
せられたパルス幅（ローレベル期間）とすることができ
る。
一方、PLLロツク状態では、基準周波数信号REFと、上記 を反転回路IVで反転させ位相検波回路１へ入力して得ら
れるパルスFiとの位相が一致する。具体的に言うと、両
パルスREF,Fiのバツクエツジ（立ち下り）が一致する。
れるパルスFiとの位相が一致する。具体的に言うと、両
パルスREF,Fiのバツクエツジ（立ち下り）が一致する。
このロツク状態は、Ｄ型フリツプフロツプ回路５により
高精度に検出できる。Ｄ型フリツプフロツプ回路５の入
力端子Ｄには、上記Ｄ型フリツプフロツプ回路４の が印加され、クロツク端子φには、反転回路IVで反転さ
れた が印加されている。したがつて、Ｄ型フリツプフロツプ
回路５は、基準周波数信号REFについてみれば、その立
ち下りエツジに同期して、上記 を取り込むものである。そして、PLLロツク状態では、
上述のように両パルスREF,Fiのバツクエツジが一致して
おり、上記 のローレベル期間は、パルスFiに対して、そのパルス幅
（ハイレベル期間）の1/2に相当する時間だけ遅延させ
られている。
高精度に検出できる。Ｄ型フリツプフロツプ回路５の入
力端子Ｄには、上記Ｄ型フリツプフロツプ回路４の が印加され、クロツク端子φには、反転回路IVで反転さ
れた が印加されている。したがつて、Ｄ型フリツプフロツプ
回路５は、基準周波数信号REFについてみれば、その立
ち下りエツジに同期して、上記 を取り込むものである。そして、PLLロツク状態では、
上述のように両パルスREF,Fiのバツクエツジが一致して
おり、上記 のローレベル期間は、パルスFiに対して、そのパルス幅
（ハイレベル期間）の1/2に相当する時間だけ遅延させ
られている。
したがつて、Ｄ型フリツプフロツプ回路５のサンプリン
グタイミングである基準周波数REFのバツクエツジは、
取り込み入力信号である上記 のローレベル期間の中点に一致するものとなる。
グタイミングである基準周波数REFのバツクエツジは、
取り込み入力信号である上記 のローレベル期間の中点に一致するものとなる。
例えば、以前の上述のようなＤ型フリツプフロツプ回路
５でのサンプリング動作によつて、基準周波数REFのバ
ツクエツジに対して、上記 がローレベルであるPLLロツク状態では、Ｄ型フリツプ
フロツプ回路５の非反転出力信号Ｑから得られるロツク
検出信号LOCKはローレベルのまま変化せず、反転出力端
子から得られるアンロツク検出信号▲▼はハ
イレベルのまま変化しない。
５でのサンプリング動作によつて、基準周波数REFのバ
ツクエツジに対して、上記 がローレベルであるPLLロツク状態では、Ｄ型フリツプ
フロツプ回路５の非反転出力信号Ｑから得られるロツク
検出信号LOCKはローレベルのまま変化せず、反転出力端
子から得られるアンロツク検出信号▲▼はハ
イレベルのまま変化しない。
そして、上記のように新たなプリセツト情報Ｎ′（Ｎ＋
１）をプログラマブルカウンタ２に入力したときには、
基準周波数REFは一定の周期であるのに対してプログラ
マブルカウンタ回路２とフリツプフロツプ回路３とで形
成された は、入力パルスFNの一周期分だけ遅れる（△θ）。した
がつて、基準周波数REFのバツクエツジでの はハイレベルとなるため、上述のようなサンプリング動
作によつてＤ型フリツプフロツプ回路５から得られるロ
ツク検出信号LOCKはハイレベルに、アンロツク検出信号
▲▼はローレベルに変化して、アンロツク状態
の検出が行なわれる。上記基準周波数REFと分周出力Fi
とのバツクエツジの位相差△θは、位相検波回路１で検
出され、VCO7の発振周波数を高くする方向に制御する。
このようなPLLループの動作によつて再び両者の位相が
一致させられる。
１）をプログラマブルカウンタ２に入力したときには、
基準周波数REFは一定の周期であるのに対してプログラ
マブルカウンタ回路２とフリツプフロツプ回路３とで形
成された は、入力パルスFNの一周期分だけ遅れる（△θ）。した
がつて、基準周波数REFのバツクエツジでの はハイレベルとなるため、上述のようなサンプリング動
作によつてＤ型フリツプフロツプ回路５から得られるロ
ツク検出信号LOCKはハイレベルに、アンロツク検出信号
▲▼はローレベルに変化して、アンロツク状態
の検出が行なわれる。上記基準周波数REFと分周出力Fi
とのバツクエツジの位相差△θは、位相検波回路１で検
出され、VCO7の発振周波数を高くする方向に制御する。
このようなPLLループの動作によつて再び両者の位相が
一致させられる。
この遅延された は、 に追従するものであるため、位相検波回路１における両
入力信号FiとREFとの位相差が、上記入力信号FINの半周
期以内の位相ずれにあるときは、ロツク状態であると判
定するものである。
入力信号FiとREFとの位相差が、上記入力信号FINの半周
期以内の位相ずれにあるときは、ロツク状態であると判
定するものである。
この実施例では、上述のようにデイジタル論理回路的な
信号処理によりPLLロツク状態を判別できるものである
ため、判定レベルのバラツキの影響を受けることなく、
かつ平滑回路を必要としない。
信号処理によりPLLロツク状態を判別できるものである
ため、判定レベルのバラツキの影響を受けることなく、
かつ平滑回路を必要としない。
したがつて、このPLLロツク検出回路を含むPLL周波数シ
ンセサイザをモノリシツクIC化する場合には、外付端
子，外付部品の削減を図ることができる。
ンセサイザをモノリシツクIC化する場合には、外付端
子，外付部品の削減を図ることができる。
なお、このPLLロツク検出信号は、例えば、PLL周波数シ
ンセサイザチユーナを有するFM/AMラジオ受信装置に適
用した場合、オートスキヤン動作におけるＮ値更新、又
は音声ミユートの制御信号等として利用される。
ンセサイザチユーナを有するFM/AMラジオ受信装置に適
用した場合、オートスキヤン動作におけるＮ値更新、又
は音声ミユートの制御信号等として利用される。
第４図は、この発明の他の一実施例を示すブロツク図で
ある。
ある。
この実施例ブロツク図には、PLLロツク検出回路のみが
示されている。
示されている。
この実施例では、前記第１図に示したPLLロツク検出回
路におけるＮチヤンネルMISFETQと平滑回路とに替え、
Ｄ型フリツプフロツプ回路８と、シフトレジスタ９と、
NORゲート回路G11とが用いられる。すなわち、前記説明
した位相検波回路１の出力信号PD1,PD2がそれぞれ入力
端子に印加されたNANDゲート回路G10と、このNANDゲー
ト回路G10の出力信号が入力端子Ｄに印加され、クロツ
ク端子φにサンプリングパルスφＳが印加されたＤ型フ
リツプフロツプ回路８と、上記サンプリングパルスφＳ
をシフトクロツクパルスとして、上記Ｄ型フリツプフロ
ツプ回路８の出力信号Ｑを受けるシフトレジスタ９と、
このシフトレジスタ９における各段の保持信号S1〜S5を
受けるNORゲート回路G11とによりPLLロツク検出回路が
構成される。上記サンプリングパルスφＳは、例えば前
記PLL回路における基準周波数信号REFと同一の周波数の
パルスとして形成される。
路におけるＮチヤンネルMISFETQと平滑回路とに替え、
Ｄ型フリツプフロツプ回路８と、シフトレジスタ９と、
NORゲート回路G11とが用いられる。すなわち、前記説明
した位相検波回路１の出力信号PD1,PD2がそれぞれ入力
端子に印加されたNANDゲート回路G10と、このNANDゲー
ト回路G10の出力信号が入力端子Ｄに印加され、クロツ
ク端子φにサンプリングパルスφＳが印加されたＤ型フ
リツプフロツプ回路８と、上記サンプリングパルスφＳ
をシフトクロツクパルスとして、上記Ｄ型フリツプフロ
ツプ回路８の出力信号Ｑを受けるシフトレジスタ９と、
このシフトレジスタ９における各段の保持信号S1〜S5を
受けるNORゲート回路G11とによりPLLロツク検出回路が
構成される。上記サンプリングパルスφＳは、例えば前
記PLL回路における基準周波数信号REFと同一の周波数の
パルスとして形成される。
この実施例回路の動作は、第５図の動作波形図に従つて
説明する。
説明する。
位相検波回路１の各出力信号PD1,PD2の論理レベルが共
にローレベル（“1"）のとき、ロツク状態であり、NAND
ゲート回路G10の出力信号はハイレベル（“0"）にな
る。今、第１個目のサンプリングタイミングで、ロツク
状態を示すハイレベル信号がＤ型フリツプフロツプ回路
８に入力されると、このフリツプフロツプ回路８の出力
信号Ｑは、ハイレベルとなる。
にローレベル（“1"）のとき、ロツク状態であり、NAND
ゲート回路G10の出力信号はハイレベル（“0"）にな
る。今、第１個目のサンプリングタイミングで、ロツク
状態を示すハイレベル信号がＤ型フリツプフロツプ回路
８に入力されると、このフリツプフロツプ回路８の出力
信号Ｑは、ハイレベルとなる。
そして、第２個目のサンプリングタイミングでシフトレ
ジスタ９の初段回路に上記ハイレベル信号を移送すると
ともに、第２回目のサンプリングを行なう、このとき、
ロツク状態から逸脱し、又は上記ロツク検出が誤動作に
より生じたものであることによつて、アンロツク状態の
ローレベルを取り込むと、フリツプフロツプ回路８の出
力信号Ｑは再びローレベルに変化する。
ジスタ９の初段回路に上記ハイレベル信号を移送すると
ともに、第２回目のサンプリングを行なう、このとき、
ロツク状態から逸脱し、又は上記ロツク検出が誤動作に
より生じたものであることによつて、アンロツク状態の
ローレベルを取り込むと、フリツプフロツプ回路８の出
力信号Ｑは再びローレベルに変化する。
次に、第３個目のサンプリングタイミングではシフトレ
ジスタ９では、初段回路のハイレベル保持レベルが第２
段回路に移送され、初段回路には上記ローレベルのフリ
ツプフロツプ回路８の出力信号が移送される。そして、
このサンプリングタイミングで再びロツク状態を示すハ
イレベルが形成されていると、このハイレベルがフリツ
プフロツプ回路に取り込まれる。
ジスタ９では、初段回路のハイレベル保持レベルが第２
段回路に移送され、初段回路には上記ローレベルのフリ
ツプフロツプ回路８の出力信号が移送される。そして、
このサンプリングタイミングで再びロツク状態を示すハ
イレベルが形成されていると、このハイレベルがフリツ
プフロツプ回路に取り込まれる。
以下、連続してＤ型フリツプフロツプ回路８のサンプリ
ングによつてロツク状態を示すハイレベルが取り込まれ
ると、シフトレジスタ９でのデータ転送動作によつて、
第８個目のサンプリングタイミングで、第３個目のサン
プリングタイミングで取り込んだロツク状態を示すハイ
レベル信号が最終段回路まで伝えられる。
ングによつてロツク状態を示すハイレベルが取り込まれ
ると、シフトレジスタ９でのデータ転送動作によつて、
第８個目のサンプリングタイミングで、第３個目のサン
プリングタイミングで取り込んだロツク状態を示すハイ
レベル信号が最終段回路まで伝えられる。
このときに、シフトレジスタ９の各段の出力信号S1〜S5
がすべてハイレベル（“0"）となるため、NORゲート回
路G11からローレベルのロツク検出信号LOCKが形成され
る。
がすべてハイレベル（“0"）となるため、NORゲート回
路G11からローレベルのロツク検出信号LOCKが形成され
る。
このようにして、この実施例では５回連続してロツク状
態がサンプリングされたことをもつて、初めてローレベ
ルのロツク検出信号LOCKが形成される。
態がサンプリングされたことをもつて、初めてローレベ
ルのロツク検出信号LOCKが形成される。
シフトレジスタ９をｎ段とすれば、ｎ回連続してロツク
状態がサンプリングされたことをもつてロツク検出信号
LOCKを形成することができる。
状態がサンプリングされたことをもつてロツク検出信号
LOCKを形成することができる。
したがつて、このPLLロツク検出回路は、位相検波回路
１における出力信号PD1,PD2の出力レベルが、偶発的に
ロツク状態を示した場合等では応答せず、安定にロツク
状態にあるときのみ、ローレベルのロツク検出信号LOCK
を出力させることができ、PLLの安定なロツク状態を検
出することができる。
１における出力信号PD1,PD2の出力レベルが、偶発的に
ロツク状態を示した場合等では応答せず、安定にロツク
状態にあるときのみ、ローレベルのロツク検出信号LOCK
を出力させることができ、PLLの安定なロツク状態を検
出することができる。
このシフトレジスタ９は、実質的にサンプリングパルス
φＳを計数するものであることに着目して、カウンタ回
路を用いることにより等価な動作を行なわせることがで
きる。すなわち、上記サンプリングパルスφＳのような
一定のパルス信号を入力とするカウンタ回路のリセツト
信号として、上記NANDゲート回路におけるアンロツク検
出レベルを用いる。そして、このカウンタ回路のオーバ
ーフロー（カウントアツプ）信号をロツク検出信号LOCK
とする。この場合には、カウントアツプに要する時間だ
け、連続してロツク状態が継続しているか否かを判別す
るものである。このように、カウンタ回路を用いた場合
には、上記シフトレジスタを用いる場合に比べて回路の
簡素化を図ることができる。
φＳを計数するものであることに着目して、カウンタ回
路を用いることにより等価な動作を行なわせることがで
きる。すなわち、上記サンプリングパルスφＳのような
一定のパルス信号を入力とするカウンタ回路のリセツト
信号として、上記NANDゲート回路におけるアンロツク検
出レベルを用いる。そして、このカウンタ回路のオーバ
ーフロー（カウントアツプ）信号をロツク検出信号LOCK
とする。この場合には、カウントアツプに要する時間だ
け、連続してロツク状態が継続しているか否かを判別す
るものである。このように、カウンタ回路を用いた場合
には、上記シフトレジスタを用いる場合に比べて回路の
簡素化を図ることができる。
すなわち、シフトレジスタを用いる場合のシフトクロツ
クパルスを計数すべき入力パルス信号とする２進カウン
タでは、ｎ段のフリツプフロツプ回路によつて、2n段の
シフトレジスタに相当させることができるからである。
クパルスを計数すべき入力パルス信号とする２進カウン
タでは、ｎ段のフリツプフロツプ回路によつて、2n段の
シフトレジスタに相当させることができるからである。
なお、これらの実施例回路は、前述のように平滑回路を
削減できることの他、位相検波回路１をPLLループを構
成する位相検波回路とは別に設けるものとする場合に
は、前述のようにデイジタル式の位相検波回路が複雑な
構成であることにより、第２図の実施例回路と組み合せ
ることによつて、PLLロツク検出回路としての回路の簡
素化をも図ることができる。
削減できることの他、位相検波回路１をPLLループを構
成する位相検波回路とは別に設けるものとする場合に
は、前述のようにデイジタル式の位相検波回路が複雑な
構成であることにより、第２図の実施例回路と組み合せ
ることによつて、PLLロツク検出回路としての回路の簡
素化をも図ることができる。
第６図には、この発明をPLL周波数シンセサイザを利用
したFM/AMラジオ受信装置に適用した場合の一実施例を
示すブロツク図が示されている。
したFM/AMラジオ受信装置に適用した場合の一実施例を
示すブロツク図が示されている。
18fは、FMラジオチユーナ回路であり、RF増幅段，混合
段,FM中間周波増幅段,FM検波段及びFMステレオ復調段が
含まれる。
段,FM中間周波増幅段,FM検波段及びFMステレオ復調段が
含まれる。
18aは、AMラジオチユーナ回路であり、RF増幅段，混合
段,AM中間周波増幅段及びAM検波段が含まれる。
段,AM中間周波増幅段及びAM検波段が含まれる。
上記混合段への局部発振周波数fLF,fLAを形成するにあ
たり、PLL周波数シンセサイザが利用される。
たり、PLL周波数シンセサイザが利用される。
すなわち、これらの局部発振回路は、バラクタ等を利用
したVCO7f,7aによつてそれぞれ構成される。FM用の局部
発振周波数fLFは、高周波であることより、分周回路
（プリスケーラ）９によつて分周され、AM用の局部発振
周波数fLAとともに、それぞれ切り換え回路17に入力さ
れ、選択的にプログラムカウンタ２の入力信号FINとし
て印加される。このプログラムカウンタ２の出力側に
は、前記同様のフリツプフロツプ回路３が設けられ、そ
の出力パルスFiがインバータ回路IVで反転されて、位相
検波回路１の一方の入力に印加される。
したVCO7f,7aによつてそれぞれ構成される。FM用の局部
発振周波数fLFは、高周波であることより、分周回路
（プリスケーラ）９によつて分周され、AM用の局部発振
周波数fLAとともに、それぞれ切り換え回路17に入力さ
れ、選択的にプログラムカウンタ２の入力信号FINとし
て印加される。このプログラムカウンタ２の出力側に
は、前記同様のフリツプフロツプ回路３が設けられ、そ
の出力パルスFiがインバータ回路IVで反転されて、位相
検波回路１の一方の入力に印加される。
一方、増幅回路11と、バイアス抵抗R2及び水晶振動子Ｘ
とコンデンサC4,C5とで構成された基準周波数発振回路
の出力信号は、分周回路12及び可変分周回路13を通して
分周され、位相検波回路１の他方の入力に印加される基
準周波数信号REFに変換される。この位相検波回路１の
検波出力は、ループフイルタ６によつて直流電圧VDCに
変換されて、上記局部発振回路を構成するVCO7f,7aの制
御入力端子及びRF増幅段における段間選択回路に印加さ
れる。
とコンデンサC4,C5とで構成された基準周波数発振回路
の出力信号は、分周回路12及び可変分周回路13を通して
分周され、位相検波回路１の他方の入力に印加される基
準周波数信号REFに変換される。この位相検波回路１の
検波出力は、ループフイルタ６によつて直流電圧VDCに
変換されて、上記局部発振回路を構成するVCO7f,7aの制
御入力端子及びRF増幅段における段間選択回路に印加さ
れる。
上記可変分周回路13は、分周比切り換え回路14で制御さ
れ、複数種類の基準周波数信号REFを選択的に形成す
る。例えば、基準周波数発振回路の発振周波数を11.52M
Hzとすると、分周回路12で1/27に分周して90KHzに変換
する。そして、可変分周回路13で1/9,1/10,1/18,1/20に
選択的に分周して、10KHz,9KHz,5KHz,4.5KHzの異なる周
波数の基準周波数REFを選択的に形成する。
れ、複数種類の基準周波数信号REFを選択的に形成す
る。例えば、基準周波数発振回路の発振周波数を11.52M
Hzとすると、分周回路12で1/27に分周して90KHzに変換
する。そして、可変分周回路13で1/9,1/10,1/18,1/20に
選択的に分周して、10KHz,9KHz,5KHz,4.5KHzの異なる周
波数の基準周波数REFを選択的に形成する。
したがつて、AM受信時には、Ｎ×REFの局部発振周波数f
LAが形成され、FM受信時には、プリスケーラ９の分周比
をＮ′とすると、Ｎ×Ｎ′×REFの局部発振周波数fLFが
形成される。
LAが形成され、FM受信時には、プリスケーラ９の分周比
をＮ′とすると、Ｎ×Ｎ′×REFの局部発振周波数fLFが
形成される。
16は、プログラムカウンタ２のＮ値を保持するラツチ回
路であり、プログラムカウンタ２は、このＮ値を取り込
んで繰り返し計数動作を行なうことにより、1/N分周動
作がなされる。
路であり、プログラムカウンタ２は、このＮ値を取り込
んで繰り返し計数動作を行なうことにより、1/N分周動
作がなされる。
15は、制御回路であり、例えば、マイクロコンピユータ
で構成され、上記ラツチ回路12へのＮ値を２進化10進符
号BCDで送出したり、受信動作のための各種制御信号、
例えば、上記分周比切り換え制御信号C,FM/AM切り換え
制御信号等を形成する。
で構成され、上記ラツチ回路12へのＮ値を２進化10進符
号BCDで送出したり、受信動作のための各種制御信号、
例えば、上記分周比切り換え制御信号C,FM/AM切り換え
制御信号等を形成する。
この実施例において、PLLロツク検出回路として、前記
第２図に示したのと同様のフリツプフロツプ回路4,5が
設けられる。そして、前記説明したようなサンプリング
動作を行なうフリツプフロツプ回路５のロツク検出信号
におけるアンロツクレベルをリセツト信号としてカンウ
ンタ回路10に印加し、カウンタ回路10の入力端子INに
は、制御回路15の所定のタイミングパルスφＴが印加さ
れる。そして、このカウンタ回路10のオーバーフロー信
号OUTをロツク検出信号LOCKとして、制御回路15に入力
する。
第２図に示したのと同様のフリツプフロツプ回路4,5が
設けられる。そして、前記説明したようなサンプリング
動作を行なうフリツプフロツプ回路５のロツク検出信号
におけるアンロツクレベルをリセツト信号としてカンウ
ンタ回路10に印加し、カウンタ回路10の入力端子INに
は、制御回路15の所定のタイミングパルスφＴが印加さ
れる。そして、このカウンタ回路10のオーバーフロー信
号OUTをロツク検出信号LOCKとして、制御回路15に入力
する。
このように、カウンタ回路10を設けたのは、前述したよ
うに安定したロツク状態であることを判別して、ロツク
検出信号LOCKを形成するためである。すなわち、アンロ
ツク状態の下での一時的なロツク検出信号LOCKが出力さ
れるのを防止するためである。
うに安定したロツク状態であることを判別して、ロツク
検出信号LOCKを形成するためである。すなわち、アンロ
ツク状態の下での一時的なロツク検出信号LOCKが出力さ
れるのを防止するためである。
このロツク検出信号は、オートサーチ動作におけるＮ値
更新タイミング信号として利用される。
更新タイミング信号として利用される。
すなわち、Ｎ値更新に際して、PLLループがロツク状態
であり、かつ、受信局がないことを判別してＮ値を更新
させる必要があるからである。
であり、かつ、受信局がないことを判別してＮ値を更新
させる必要があるからである。
また、FM/AMチユーナ回路1,2へのミユート信号を形成す
るため利用される。これは、局間における雑音出力を禁
止するものであり、例えば、PLLループがアンロツク状
態では、正確に同調が取れていないときであるので、局
間の雑音を消去するための音声出力をミユートする。
るため利用される。これは、局間における雑音出力を禁
止するものであり、例えば、PLLループがアンロツク状
態では、正確に同調が取れていないときであるので、局
間の雑音を消去するための音声出力をミユートする。
なお、上述のようなオートサーチ動作時では、ロツク状
態でも受信局がない場合は、受信局検出信号によつてミ
ユート動作が行なわれる。
態でも受信局がない場合は、受信局検出信号によつてミ
ユート動作が行なわれる。
上記PLL周波数シンセサイザを構成する各回路ブロツク
のうち、点線ICで囲まれた部分は、周知の半導体製造方
法によつて、１チツプのシリコン基板上に形成される。
そして、丸で囲まれた数字は、端子番号を示している。
ただ、制御回路の入力端子６と７とは、端子群として構
成され、入力端子６は、選局データ（Ｎ値），及び各種
動作モード信号が入力され、端子７からは、受信局のデ
イジタル数字表示信号及び、ミユート制御信号等が出力
される。
のうち、点線ICで囲まれた部分は、周知の半導体製造方
法によつて、１チツプのシリコン基板上に形成される。
そして、丸で囲まれた数字は、端子番号を示している。
ただ、制御回路の入力端子６と７とは、端子群として構
成され、入力端子６は、選局データ（Ｎ値），及び各種
動作モード信号が入力され、端子７からは、受信局のデ
イジタル数字表示信号及び、ミユート制御信号等が出力
される。
そして、各チユーナ回路18f,18aからの音声出力は、切
り換回路19を介して低周波電力増幅回路20に選択的に入
力される。なお、ステレオ再生のための低周波電力増幅
回路，スピーカは、省略されている。
り換回路19を介して低周波電力増幅回路20に選択的に入
力される。なお、ステレオ再生のための低周波電力増幅
回路，スピーカは、省略されている。
この実施例回路のように、PLLロツク検出信号が、モノ
リシツクIC内で処理される場合には平滑回路の削減によ
つて、外付端子及び外付部品を削減することができる。
特に、この実施例のように、多機能を１チツプIC化とす
る場合には外付端子の制約が大きいため、上記外付端子
の削減を図ることは、極めて有役である。
リシツクIC内で処理される場合には平滑回路の削減によ
つて、外付端子及び外付部品を削減することができる。
特に、この実施例のように、多機能を１チツプIC化とす
る場合には外付端子の制約が大きいため、上記外付端子
の削減を図ることは、極めて有役である。
この発明は、前記実施例回路に限定されず、1/N分周出
力パルスを、そのパルス幅の略1/2に遅延させる手段、
及び、PLLロツク検出のためのサンプリング手段は、前
述のような動作を行なうものであれば、何んであつても
よい。
力パルスを、そのパルス幅の略1/2に遅延させる手段、
及び、PLLロツク検出のためのサンプリング手段は、前
述のような動作を行なうものであれば、何んであつても
よい。
この発明は、PLL周波数シンセサイザにおけるPLLロツク
検出回路として広く利用できる。
検出回路として広く利用できる。
第１図は、この発明に先立つて提案されたPLLロツク検
出回路の回路図、第２図は、この発明の一実施例を示す
ブロツク図、第３図は、その動作波形図、第４図は、こ
の発明の他の一実施例を示すブロツク図、第５図は、そ
の動作波形図、第６図は、この発明をFM/AMラジオ受信
装置に適用した場合の一実施例を示すブロツク図であ
る。 １……位相検波回路、２……プログラムカウンタ、３〜
５……Ｄ型フリツプフロツプ回路、６……ループフイル
タ、7f,7a……VCO、８……Ｄ型フリツプフロツプ回路、
９……プリスケーラ、10……カウンタ回路、11……増幅
回路、12……分周回路、13……可変分周回路、14……分
周比切り換え回路、15……制御回路、16……ラツチ回
路、17……切り換え回路、18f……FMチユーナ回路、18a
……AMチユーナ回路、19……切り換え回路、20……低周
波電力増幅回路。
出回路の回路図、第２図は、この発明の一実施例を示す
ブロツク図、第３図は、その動作波形図、第４図は、こ
の発明の他の一実施例を示すブロツク図、第５図は、そ
の動作波形図、第６図は、この発明をFM/AMラジオ受信
装置に適用した場合の一実施例を示すブロツク図であ
る。 １……位相検波回路、２……プログラムカウンタ、３〜
５……Ｄ型フリツプフロツプ回路、６……ループフイル
タ、7f,7a……VCO、８……Ｄ型フリツプフロツプ回路、
９……プリスケーラ、10……カウンタ回路、11……増幅
回路、12……分周回路、13……可変分周回路、14……分
周比切り換え回路、15……制御回路、16……ラツチ回
路、17……切り換え回路、18f……FMチユーナ回路、18a
……AMチユーナ回路、19……切り換え回路、20……低周
波電力増幅回路。
Claims (3)
- 【請求項１】PLL周波数シンセサイザを構成し、PLLルー
プがロック状態か非ロック状態かを示す出力信号を発す
る位相検波回路と、 上記出力信号を所定のタイミングでサンプリングし、該
タイミングでPLLループがロック状態か非ロック状態か
を示すサンプリング結果をパルス列として出力するサン
プリング回路と、 上記パルス列を受け、上記パルス列が所定回数連続して
上記ロック状態を示すことを検出し、PLLロック検出信
号を出力する論理回路を有することを特徴とするPLLロ
ック検出回路。 - 【請求項２】上記論理回路は、上記パルス列が所定のタ
イミングで入力されるシフトレジスタと、該シフトレジ
スタにおける各段の保持信号の全てが上記ロック状態を
示すことを検出するゲート回路とを有することを特徴と
する特許請求の範囲第１項記載のPLLロック検出回路。 - 【請求項３】上記論理回路は、上記パルス列が入力さ
れ、上記パルスが非ロック状態を示すことによってリセ
ットされるカウンタ回路を有することを特徴とする特許
請求の範囲第１項記載のPLLロック検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56079215A JPH0693628B2 (ja) | 1981-05-27 | 1981-05-27 | Ｐｌｌロツク検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56079215A JPH0693628B2 (ja) | 1981-05-27 | 1981-05-27 | Ｐｌｌロツク検出回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3200256A Division JPH0736522B2 (ja) | 1991-08-09 | 1991-08-09 | Ｐｌｌロック検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57194637A JPS57194637A (en) | 1982-11-30 |
| JPH0693628B2 true JPH0693628B2 (ja) | 1994-11-16 |
Family
ID=13683703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56079215A Expired - Lifetime JPH0693628B2 (ja) | 1981-05-27 | 1981-05-27 | Ｐｌｌロツク検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693628B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6047515A (ja) * | 1983-08-26 | 1985-03-14 | Victor Co Of Japan Ltd | 同期引込判別回路 |
| JPS6382128A (ja) * | 1986-09-26 | 1988-04-12 | Nec Corp | 位相同期回路 |
| FR2682237B1 (fr) * | 1991-10-04 | 1993-11-19 | Alcatel Cit | Dispositif de detection d'accrochage d'une boucle a verrouillage de phase. |
| KR100435556B1 (ko) * | 1997-12-31 | 2004-10-14 | 서창전기통신 주식회사 | Rf-모듈의 전원 인가장치 |
| JP4199771B2 (ja) * | 2003-05-28 | 2008-12-17 | パナソニック株式会社 | デジタルインターフェイス受信装置 |
| CN113225072B (zh) * | 2021-05-19 | 2022-10-04 | 西安博瑞集信电子科技有限公司 | 一种基于过采样算法的锁定检测电路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4287480A (en) * | 1980-01-10 | 1981-09-01 | Sperry Corporation | Phase locked loop out-of-lock detector |
-
1981
- 1981-05-27 JP JP56079215A patent/JPH0693628B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57194637A (en) | 1982-11-30 |
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