JPH069377B2

JPH069377B2 - ビデオ信号処理装置

Info

Publication number: JPH069377B2
Application number: JP60085601A
Authority: JP
Inventors: ロバートゴードンノンワイラブライアン; デイビツドクレーンロビン
Original assignee: Quantel Ltd
Current assignee: Quantel Ltd
Priority date: 1984-04-25
Filing date: 1985-04-23
Publication date: 1994-02-02
Anticipated expiration: 2009-02-02
Also published as: FR2563677A1; GB2157910A; FR2563677B1; DE3515037A1; JPS6163165A; GB8410596D0; US4757384A; GB8507877D0; GB2157910B; DE3515037C2

Description

【発明の詳細な説明】本発明は、例えばテレビジョンにおいていわゆる演出効
果（production effects）を発生するためのビデオ信号
処理装置に関するものである。

英国特許出願第8306789号には、フレーム記憶部の記憶
場所に、テレビジョン・ラスタ・フォーマットで受信さ
れた入力ビデオ信号を書込むことによって演出効果が発
生され、この場合、前記記憶場所は、信号がそれらの記
憶場所からテレビジョン・ラスタ・フォーマットで続い
て読取られる場合に、それらの信号が、画像を形状、寸
法または位置につきあるいは他の点につき変更するため
にラスタ内で再配列されるように選択される。例えば寸
法の変化はズーム・インまたはアウトの効果を発生する
ことができ、そのズームには回転またはスクロールのよ
うな他の効果が伴ないうる。入力信号に対する記憶場所
の選択を可能にするために、テレビジョン・ラスタにお
ける各画素位置に対応する位置に、所望の効果を得るた
めに入力ビデオ信号が書込まれるべきフレーム記憶器に
おける記憶位置を識別するアドレス信号を含む形状記憶
器が設けられる。画像の所望の形状または他の特徴を記
述する１組のアドレス信号はアドレス・マップと呼ばれ
る。通常、アドレス・マップは粗く小分割されているに
すぎず、例えば１つのフレームの各第８番目のラインに
おける各第８番目の画素にする１つのアドレスよりな
る。例えば各第４番目のフィールドを記述するシーケン
スで変更効果を発生するためにアドレス・マップのシー
ケンスが与えられる。それらのアドレスは粗いグリップ
上に分布され、介在する画素に対するアドレスおよび介
在するフィールドに対するアドレスを発生するために、
補間手段が設けられる。これによって、アドレスが「リ
アル・タイム」（real time）より遅い速度で読取ら
れ、補間後に、入力ビデオ信号をフレーム記憶器にリア
ル・タイムで書込むために用いられうる。

記憶されたマップは、所望の演出効果を入れ込むことの
できるキーボードまたは他の制御手段を有するコンピュ
ータから形状記憶器に入れられる。そのコンピュータは
ソフトウェア制御のもとで所望のマップに対するアドレ
スを発生するようになされている。

再配列されたビデオ信号が書込まれるフレーム記憶器に
おける各記憶場所は出力信号テレビジョン・ラスタにお
ける画素に対応する。しかしながら、一般に、コンピュ
ータおよび補間手段によって与えられるアドレスはフレ
ーム記憶器における記憶場所と合致せず、４つの記憶場
所によって画定された矩形の領域内にあるであろう。従
って、フレーム記憶器に入力ビデオ信号（入力信号ラス
タにおける画素に関する）を書込む場合には、補間によ
って（この補間は前述したアドレス補間とは異なる）４
つの記憶場所間に信号を分配することが通常必要であ
る。このことは、各アドレスに対して４つまでの記憶場
所がアクセスされなければならないことを意味する。そ
の結果、各記憶場所は異なるアドレスに応答して複数回
アクセスされなければならない。

上記英国特許出願に記載されている装置はビデオ効果を
リアル・タイムで発生する強力な手段を与える。しかし
ながら、発生される効果がズーム・インであるかあるい
はそれを含む場合には困難が伴なう。

ズームが進行するにつれて、コンピュータおよび補間手
段によって与えられるアドレスはさらに離れる方向に移
動するので、隣接入力画素に対するアドレスの離間がフ
レーム記憶器における記憶場所の離間を超えることにな
りうる。このことが生ずると、フレーム記憶器における
ある記憶場所が入力画素からの寄与を受取らないかある
いは部分的な寄与を受取るにすぎず、画像が発生された
場合に破断してみえる。このことが第１図に示されてお
り、同図では、フレーム記憶器における多数の記憶場所
が小さい円で示されている。それらの記憶場所のうちの
幾つかのもののアドレスがx_n,y_n；x_n+1,y_n；x_n,y_n+1；
およびx_n+1,y_n+1としてそれぞれ示されている。他方×
印は、入力ビデオ信号の画素に対してコンピュータおよ
び補間手段によって与えられる幾つかのアドレスを示し
ている。図面にx_k,y_k；x_k+1,y_k；およびx_k+2,y_kとして
示されているアドレスは、入力信号の１つのラインl_nに
おける３つの連続した画素に対するアドレスａ，ｂおよ
びｃよりなり、他方、アドレスx_k,y_k+1；x_k+1,y_k+1；お
よびx_k+2,y_k+1は、入力信号の同じフィールドの次のラ
インl_m+1における３つの連続した画素に対するアドレス
ｄ，ｅおよびｆよりなる。

入力ビデオ信号に各入力画素が生ずると、その画素はコ
ンピュータおよび補間手段によってそれに与えられたア
ドレスに書込まれる。この場合の書込みは、画素ａによ
って示されうるように、フレーム記憶器における４つの
隣接した記憶場所に、すなわち、画素ａの場合には、
x_n,y_n；x_n+1,y_n；x_n,y_n+1；およびx_n+1,y_n+1という４つ
の場所にその画素を分配することによって行われ、また
その分配は、上記隣接記憶場所における仮想画素に対す
る上記画素ａの重畳に関係づけられた割合でなされる。
所要の演出効果を含んだ出力ビデオ信号が、記憶場所に
記憶された信号をテレビジョン・ラスタ・フォーマット
で読取ることによって得られる。これが、第１図に示さ
れている場合であり、ラインl_mにおける一連の場所から
信号を読取り、次にラインl_m+1における連続場所から読
取り、そして他のラインにつき同様の読取りを行うこと
により出力信号が得られる。

第１図につき検討すると、それはズーム・インの演出を
表わしており、出力信号と入力信号との間のズーム係数
は１：２より大きいことがわかる。またこの図は、フレ
ーム記憶部における記憶場所の多くが、第１のラインお
よび第１のコラム上の場所（第１図には示されていな
い）のような入力画素からの寄与を受取らないことも示
している。これがために、出力信号が再生された場合
に、画像が見掛け上分解することになる。

このような望ましくない現象はズーム・イン効果に限ら
れるものではなく、画像が回転されたり、他の態様で位
置を移動されたりあるいは形状を変更されたりしている
場合にも生じうる。

本発明の目的は、上述の問題点を克服することであり、
本発明によれば、ビデオ信号画素を記憶するための記憶場所を有する記憶
手段と、入力ビデオ信号の画素を選択されたアドレスに書込むた
めの書込み手段と、出力ビデオ信号を得るために、前記記憶場所に記憶され
た画素を順次的に読取るための読取り手段と、画像またはそれの一部分の寸法の変更を含む所望の変更
を与えられていることを除いて入力ビデオ信号と同じ画
像を前記出力ビデオ信号が表わすように前記書込み手段
に対する書込みアドレスを与え、前記書込み手段に対す
るアドレスの間隔が前記出力信号によって表わされる画
像に分解の生ずる危険性を軽減する態様で制限されうる
ようになされたセレクタ手段と、前記出力信号によって表わされる画像の所望の膨張を生
じさせるような態様で前記出力ビデオ信号間に補間を行
う手段を具備するビデオ信号処理装置が提供される。

以下図面を参照して本発明の実施例について説明しよ
う。

第２図において数字１は、テレビジョン・ラスタに関す
る書込みアドレスを画成する予め定められたグループの
信号を記憶するための形状ライブラリを示している。こ
のライブラリは磁気ディスク記憶器の形態をなしてお
り、かつそれは、形状のマップを形成する粗いグリッド
上の各画素に対する三次元アドレスを記憶するようにな
されており、１つの連続効果を形成するシーケンスでた
とえば各４番目のテレビジョン・フィールドに対して１
つのマップが与えられる。１つのアドレスの各ディメン
ションは１６ビット・ワードよりなり、それらのビット
のうちの１ビットはフラッグ・ビットであるが、それの
目的についてはここでは説明する必要はない。第３図に
おいて、フレームＡＢＣ（一部分だけが示されている）
におけるドットはこの装置のテレビジョン・ラスタにお
ける画素位置を表わす。そのようにして表わされる画素
は各第８番目のライン上の各第８番目の画素だけからな
り、かつ記憶器１は各画素に対する三次元アドレスを記
憶する。フレームＡＢＣに対するアドレス・マップは形
状のシーケンスを通じて出力画像の変換を行うために予
め定められたシーケンスを有するものであるとすると、
ＡＢＣの後の第４番目のフィールドであるとして示され
ているＡ′Ｂ′Ｃ′のような後続のフレームに対して他
のアドレス・マップが記憶される。アドレスが表わされ
る画素の幾つかもこのフレーム上に示されている。数字
２は、キーボードまたはタッチ・タブレットのような他
の入力手段によって導入される指令に応答してアドレス
を発生するために用いられるコンピュータを示してい
る。ディスク記憶器１に対する制御器が数字３で示され
ている。勿論、このディスク記憶器１は多数の他のマッ
プまたはそれらのマップのシーケンスを記憶するための
容量を有している。

ディスク記憶器１から読取られたアドレス信号は制御器
３を通じて、切換手段７により３個の20000ワード形状
バッファ記憶器４，５および６に選択的に与えられる。
１つのアドレス・マップが４つのフィールドよりなる期
間で供給されるように、記憶器１から３つのバッファに
シーケンスをなしてアドレス・マップが供給されるよう
に、装置に対するシーケンサ（図示せず）によってスイ
ッチは調整される。従って、上記期間のあいだに、アド
レス・マップがそれらのバッファのうちの２個で得ら
れ、その間に、第３のバッファには新しいアドレス・マ
ップが書込まれる。これにより、テレビジョン画素速度
に比較して動作速度が比較的遅いにもかかわらず、ディ
スク記憶器をアドレスするのに十分な時間が与えられ
る。問題にしている期間のあいだに、アドレス・アップ
を既に含んでいる２つのバッファ、例えば４および５が
一時補間器８に並列に読込まれ、その一時補間器８は、
補間によって、例えば第２図におけるフレームＡＢＣか
らフレームＡ′Ｂ′Ｃ′までの４つのフィールド周期の
それぞれに１つずつ、４つの粗いグリッド・アドレス・
マップを発生する。両方のマップＡＢＣおよびＡ′Ｂ′
Ｃ′におけるアドレスは、フレーム・タイミングがＡＢ
ＣのそれからＡ′Ｂ′Ｃ′のそれに進行するのにともな
って、補間されるアドレスに多かれ少なかれ寄与するも
のであり、従って「一時」補間という用語が用いられて
いることが理解されるであろう。補間器８は米国特許出
願第8306789号に記載されている型式のものである。補
間されたアドレス・マップはフレームごとに第１の処理
回路に供給される。

この時点では、マドレス・マップはまだ粗いマップであ
りかつアドレス信号は三次元であることが理解されるで
あろう。

処理回路９（第５図）は、補間器８から受信されたアド
レス信号を操作して各画素形状の動きの効果を生じさせ
るようになされている。操作された信号は次に第２の処
理回路１０に送られるが、この第２の処理回路１０は、
三次元アドレス信号を遠近法をもって単一の画像平面に
関係づけられた二次元アドレス信号に変換するようにな
されている。特定の粗いアドレス・マップによって記述
される三次元形状がｘ，ｙおよびｚのそれぞれにおける
64×100の座標によって表わされるとする。この場合、
ｘはラインに沿った方向の座標であり、ｙはラインを横
切る方向の座標であり、ｚは画像平面に対して直交する
座標である。三次元形状を移動させるためには、４×４
のマトリックス変換が用いられ、それらのうち３つが軸
線のまわいりでの廻転を生じさせるため、さらに３つが
軸線に沿った直線運動を生じさせるために用いられる。

回転に対する変換は次のとおりである。

である。

変位に対する変換は次のとおりである。

三次元における任意所望の動きは、上記基本変換の多数
個を掛算することによって定義されうるものであり、マ
トリックス掛算の性質により、変換を掛算する順序が重
要であることに注意すべきである。処理回路９は、この
ようにして得られた移動変換を１２個の係数として補間
器８から三次元粗マップに与えられるようになされてい
る。それらの係数自体は、マトリックス掛算を実施する
ようになされたコンピュータ１１で評価される。コンピ
ュータ１１で実施される特定の掛算は、画像形状の所望
の動きを装置に送ることのできるジョイスティックまた
は他の手段のオペレータ制御によって決定される。粗い
マップ（特定のフィールドに対する）の１つのラインの
操作は次のように表わされうる。

ａ，ｂ，ｃ等の量はマトリックス掛算によって評価され
た係数である。ｄコラムは実際には用いられず、一般的
な結果として、画像運動を生じさせるための操作の後に
おいて、座標は、代表的なアドレス（運動後の）x_i′,y
_i′,z_i′に対して次のように表わされうる。

x_i′=a₁x_i+a₂y_i+a₃z_i+a₄ y_i′=b₁x_i+b₂y_i+b₃z_i+b₄ z_i′=c₁x_i+c₂y_i+c₃z_i+c₄ 処理回路９によって発生される操作されたアドレスを三
次元から二次元に変換する場合の第２の処理回路１０の
動作を説明するために第４図を参照する。この図は、処
理回路９によって計算されたアドレスのｘおよびｚ座標
ｘ′およびｚ′を示している（ｙ座標ｙ′は図面ではみ
えない）。ライン１２は、画像が視映のために投影され
るべき画像平面（テレビジョン受像機の視映スクリー
ン）の位置を示し、Ｄは視映距離を示す。この図は、画
像平面上に二次元画像を正しい遠近法をもって発生させ
るためには、座標ｘ′がｘ″に変換されなければなら
ず、それに対応したｙ座標も同様にｙ″に変換されなけ
ればならないことを示している。この図は次のことを示
している。

従って、同様に、上記の式における分母は、すべてのｃ_ｉ係数に1/Dを予め掛算しかつそれに１
を加えることによって処理回路９で直接発生される。上
述したｚ_ｉ′に対する式についてみると、この場合、または処理回路１０において、1/z″という量は浮動小数点演
算を用いて得られる。

上記アルゴリズムが適用される態様が第５図および第６
図に示されている。処理回路９を示す第５図によれば、
一時補間器８からの１６ビット・ワードの形をしたｘ，
ｙ，ｚアドレス信号がバッファ２０に供給され、そして
掛算および蓄積回路２１に読込まれ、その回路２１にお
いて、上述したｘ′，ｙ′およびｚ′の評価が行われ
る。各アドレス評価に対して必要とされる１２個の係数
は、コンピュータ１１で行われる上述したマトリックス
掛算によって得られ、そして係数RAM22に送られ、そこ
から１６ビット・ワードとして回路２１に与えられる。
回路２１からの出力信号は、それぞれ３つの座標ｘ′，
ｙ′およびｚ″よりなる一連のアドレスを構成する２４
ビット・ワードである。これらの信号は、浮動小数点変
換器２４に印加される前にバッファ記憶器２３内に一時
的に保持され、変換器２４の出力は、１つのアドレスの
各座標につき、出力２５における５ビットの指数と、出
力２６における１６ビットの仮数よりなる。

第２の処理回路は、第６図に示されているように、掛算
器３０とルック・アップ・テーブル３１を具備してい
る。第５図からの出力２６は掛算器３０およびルック・
アップ・テーブル３１に並列に印加される。ルック・ア
ップ・テーブルは、1/z″の仮数を得るために各ｚ座標
の仮数に応答し、そしてこの仮数を掛算器３０に印加
し、そこでその仮数はそれに対応したｘ′およびｙ′仮
数を掛けられる。そのようにして得られた積が浮動小数
点変換器３２に供給される。処理回路１０の出力２５に
現われる各積の指数が加算器３３で加算され、早い方の
指数はラッチ３４によって必要に応じて遅延される。こ
の「早い方の指数」については処理回路１０によって行
われるアルゴリズムについて検討することによって理解
できる。処理回路１０は処理回路９からｘ′，ｙ′およ
びｚ″の値を受取りかつそれからｘ″およびｙ″の値を
計算する。各計算に対して、処理回路１０はｘ′または
ｙ′およびｚ″の指数および仮数を受取る。ｚ″の値を
受取ると、ｚ″指数値がラッチ３４に保持され、かつル
ック・アップ・テーブル３１をアドレスするためにｚ″
仮数が用いられる。ｘ′の値を受取ると、その指数がラ
ッチ３４内のｚ″の指数に加えられ、そしてルック・ア
ップ・テーブル３１から供給される1/z″の仮数がｘ′
の仮数に掛け算される。従って、この実施例では、ｚ″
の指数が「早い方の指数」である。第２の入力から変換
器３２への指数と、固定点をともなう変換器の１６ビッ
トｘ″およびｙ″出力との和がシフト回路３５に与えら
れる。このシフト回路は発生器３７からポスト・スクロ
ール信号を受信し、その発生器３７は、コンピュータ１
１からの指令に応答して、座標の原点を画像平面の中心
からラスタ走査のために必要とされる原点まで移動させ
る。

第２図において、処理回路１０の出力は、画素ビデオ信
号が出力ラスタで転送されるべき粗いアドレス・グリッ
ドにおける二次元アドレスよりなり、これらのアドレス
は入力画像に与えられるべき形状と運動との両方に依存
する。これらのアドレスは、１つおきのフィールド周期
のあいだに、他の形状記憶器４０および４１に交互に印
加され、かつ同様１つおきのフィールド周期のあいだに
しかし逆の順序でそれらの形状記憶器から読取られる。
記憶器４０および４１の読取り回路は、アドレスが、領
域計算回路４２と、それらのアドレスの間隔が予め定め
られた閾値を超えた場合に信号を発する回路１００とで
必要とされる順序に関係づけられたシーケンスでアドレ
ス信号をリタイム（retime）する作用をする。回路１０
０については後でさらに詳細に説明する。

リタイムされたアドレス信号は、掛算回路１０１を通じ
て前記領域計算回路４２に読取られる。回路４２は各ア
ドレスにつき（１０１で掛算された）、そのアドレスに
おけるアドレス・グリッドにおけるメッシュの領域を計
算するようになされている。掛算器１０１の機能につい
ては後で説明するが、ここでは、この掛算器は１を掛け
るように設定されており、従って、記憶器４０および４
１からのアドレスは変更されない。第７図において、所
定の入力画素に対する代表的なアドレスはx₀″，y₀″、
であり、粗いアドレス・グリッドの上方、右側、下方お
よび左側における画素のアドレスはそれぞれ、x₁″，
y₁″；x₂″，y₂″；x₃″，y₃″およびx₄″，y₄″であ
る。記憶器４０または４１から得られたこれら４つのア
ドレスは次のアルゴリズム（ダッシは便宜上省略してあ
る）を用いてアドレスｘ，ｙにおけるメッシュ領域を計
算するために回路４２で用いられる。

領域＝(x₂+x₁)(y₂-y₁)+(x₃+x₂)(y₃-y₂)+(x₄+x₃)(y₄-y₃)
+(x₁+x₄)(y₁-y₄) この計算は各粗いアドレスに対して反復され、記憶器４
０および４１からの数字が所要の領域計算を発生するた
めに正しい順序で計算器４２に読取られる。その領域は
符号のついた量であることに注意すべきである。

記憶器４０および４１からのアドレス信号のｘおよびｙ
成分は、各画素につき、各ビデオ信号が出力信号ラスタ
において占有すべきアドレスの各ｘおよびｙ成分を入力
信号ラスタにおいて発生するために各ＸおよびＹ補間器
４４および４５に供給される。奇数番目および偶数番目
のラインにおける画素に対するアドレスが交互のフィー
ルド周期のあいだに発生される。上記２つの補間器はそ
れぞれ英国特許出願第8306789号の第８図に示されてい
る補間器と同様のものである。第１図に示されているｘ
_ｋ，ｙ_ｋのような１つの画素に対する補間されたアドレ
スについて考える。前述のように、このアドレスは、出
力信号が取り出されるフレーム記憶器における１つの記
憶場所のアドレスとは合致せず、第７図に示されている
ような４つのアドレスによって画成された矩形内に存在
する。各画素に対する補間されたアドレスは計算器４６
（第２図パート２）に与えられる。この計算器４６は、
各補間されたアドレスに対し、上述のように画定された
４つの隣接アドレスを表わす信号を発生しかつそれらの
信号をアドレス信号として４つのフレーム記憶器４７〜
５０に与えるルック・アップ・テーブルを具備しうる。
計算器４６はまた４つのフラクショナル・アドレス信号
を発生し、これらの信号はそれぞれ掛算回路５１〜５４
に与えられる。これらのフラクショナル・アドレスは、
アドレスｘ_ｋ，ｙ_ｋにおける画素とそれに隣接したアド
レスにおける画素との重複領域に関係づけられている。
これらのフラクショナル・アドレスは種々の補間機能を
用いて得られる。領域計算器４２は、前述のように、記
憶器４０および４１からのアドレス信号によって画定さ
れる粗いアドレスにおけるメッシュ領域を表わす信号を
発生する。これらの信号は領域補間器５５（第２図パー
ト１）に与えられる。領域補間器５５は、密度補償係数
Ｋと呼ばれる補間された信号を入力信号ラスタにおける
各画素につき発生するようになされている。この信号
は、各画素につき、掛算回路５６（第２図パート２）に
与えられる。領域補間器５５はまた、各画素に対するメ
ッシュ領域の符号を表わす信号を発生し、この信号は、
後で説明する理由により、２つの入力ビデオ信号源５９
および６０のうちのいずれを掛算器５６に印加するかを
選択するために、接続４３ａを通じて入力ゲート５７お
よび５８に印加される。ここでは、ゲート５７が開いて
おり、かつ入力ビデオ信号が信号源５９から受信されて
掛算器５６に印加されるものと考える。係数Ｋを掛算さ
れた各画素に対するビデオ信号は、４つの掛算回路５１
〜５４に並列に印加され、それらの掛算回路において、
フラクショナル・アドレスを掛算される。このようにし
て得られたビデオ信号のフラクションは、ビデオ信号の
所要の空間的補間を発生するために、第７図に示されて
いる記憶器内の各アドレスx_n,y_n；x_n+1,y_n；x_n,y_n+1；
およびx_n+1,y_n+1に与えられる。各画素に対する書込み
指令信号はコンピュータ１１によって適当な時点で４つ
の記憶器に並列に与えられる。

記憶器４７〜５０に対する入力ビデオ信号の書込みが１
つのフレーム周期にわたって継続すると、膨張が大きく
なければ、各記憶器におけるすべてのアドレスが一連の
ビデオ信号のフラクショナル部分（これはある場合には
１または０でありうる）を受取るであろう。４つのフレ
ーム記憶器４７〜５０における同アドレスは、各アドレ
スにおける出力ビデオ信号を形成するのに必要とされる
４つの入力画素から補間されたフラクションを受取るで
あろう。出力信号は、４つのフレーム記憶器における一
連の同一アドレスから４つのフラクショナル信号を読取
るために、接続６２を介して、コンピュータ１１から順
次的なアドレス信号およびそれに対応する読取り指令信
号を印加することによって得られる。４つのフラクショ
ンは、出力ビデオ信号を形成するために、加算回路６３
で加算される。各フレーム記憶器における画素の１フィ
ールドから読取りが生ずるのと同時に、画素の他のフィ
ールドにおいて書込みが生じ、それらの機能はフィール
ド速度で交互に生じることが理解されるであろう。従っ
て、加算回路６３から読取られたビデオ信号のシーケン
スは、記憶器１から読取られるアドレス・マップによっ
て決定される変更と、処理回路９および１０によって導
入されうる移動とを伴うテレビジョンを除いて、入力ビ
デオ信号と同じ画像を表わす。ビデオ信号のリアドレッ
シング（ra-addressing）は、出力信号ラスタにおける
画素に与えられるビデオ信号の密度を、画像の形状変更
または移動の関数として変化せしめうる。しかしなが
ら、掛算器５６は、画像における望ましくない輝度変化
を回避するために、信号密度に逆比例してビデオ信号を
増幅するかあるいは減衰させる。

計算器４２によって得られた領域の符号を表わすコンピ
ュータ１１からの信号が符号を変更したとすると、それ
は、画像が１つの表面の外側から内側に変ったことを示
す。例えば、処理回路９および１０を用いて中空筒状体
を回転させると、その回転にともなって、筒状体の外表
面および内表面の異なる部分が見えることがありうる。
このような状況に対応するために、信号源５９および６
０は、外表面および内表面をそれぞれ表わすビデオ信号
を与えるようになされており、かつ領域符号信号が、符
号信号に依存して、出力ラスタの異なる画素に対するビ
デオ信号を選択する。

本発明によれば、出力ビデオ信号が後読取り補間手段１
０３に印加され、この補間手段１０３は、信号発生回路
１００からのズーム信号に応答して動作する。回路１０
０は、各フィールド周期のあいだに記憶器４０または４
１からのアドレス信号によって要請される最大の水平方
向膨張および最大の垂直膨張を検査するようになされて
いる。どちらかの膨張の程度がそれぞれの予め定められ
た閾値を超えると、回路が、場合に応じて水平ズーム係
数または垂直ズーム係数と呼ばれる信号を伝送する。前
記閾値は、防止策が講じられない場合には、出力信号に
よって表わされる画像を（第１図について説明したよう
に）分解させはじめる程度の膨張に対応するように設定
される。各ズーム係数信号は実際には１かあるいは１よ
りも小さくかつ上記のような分解を防止するのに必要と
されるピクチャ圧縮を表わすようになされる。水平ズー
ム係数信号が回路１００によって伝送される場合には、
その信号は掛算器１０１に印加され、その掛算１０１
は、記憶器４０または４１からの各アドレスのｘ成分に
ズーム係数を掛けるような態様で動作し、アドレスにお
ける水平間隔を、ピクチャ分解を回避するのに十分なだ
け、減少させる。同時に、ズーム係数が、後読取り補間
回路１０３に制御信号として印加され、出力信号によっ
て表わされた画像をｘ方向にズーム係数の逆数だけ膨張
させるような態様で、出力信号の各ラインにおける他の
画素を補間することによって上記間隔の減少を補償す
る。垂直ズーム係数信号が回路１００によって伝送され
る場合にも同様の効果が発生されるが、この場合には、
画像はｙ方向に膨張される。さらに、その回路によって
水平および垂直両方向のズーム係数が発生されると、画
像はｘおよびｙ両方向に膨張される。第８図に示されて
いるように、回路１００補間回路１０３と、はデジタル
引算回路１０４と２ステージ・ラッチ１０５を具備して
いる。この補間回路１０３は第９図に示された回路構成
を有する。第７図を参照すると、アドレスx₀,y₀（ここ
でもダッシは便宜上省略する）におけるメッシュ領域を
計算する目的のために、記憶器４０または４１から粗い
アドレス信号を読取る順序が、 x₁,y₁；x₂,y₂；x₀,y₀;x₃,y₃；x₄,y₄；x₀,y₀；となるよ
うになされている。

ラッチ１０５および引算回路１０４は、次のような結果
を発生するように装置のシーケンサによって制御され
る。アドレス成分x₁,y₁およびx₂,y₂がラッチ１０４に書
込まれ、次に引算回路１０４においてx₀およびy₀からそ
れぞれ引算されて、次のような差を生ずる。

ｘ_０−ｘ_１＝ｘ_Ｖｙ_０−ｙ_１＝ｙ_Ｖｘ_０−ｘ_２＝ｘ_Ｈｙ_０−ｙ_２＝ｙ_Ｈ入力画像と出力画像との間に膨張（または収縮）が存在
しない場合には、差x_Vおよびy_Hはゼロとなり、y_Vおよび
x_Hは８となるであろう。

x_Hおよびx_Vの差は、フレーム記憶器４７〜５０における
多数の記憶場所として表わされるX₁,y₁およびx₂,y₂間の
隣接アドレスのラインに沿った方向の平均間隔の目安で
ある。同様に、x_Vおよびx_Hの差は、X₁,y₁およびx₂,y₂間
の隣接アドレスのラインを横切る方向における平均間隔
の目安である。上述の動作は、x₃,y₃；x₄,y₄；x₀,y₀；
等のような記憶器４０および４１からの３つのアドレス
の他のグループに対して反復される。

４つの信号x_H,x_V,y_V、y_Hの各グループがマグニュード比
較器１０６にシーケンスをなして供給され、その比較器
において、４ステージ記憶器１０７からの４つの信号の
うちの各１つと比較される。この記憶器のステージは、
任意のフィールド周期で生ずるx_H,x_V,y_Vおよびy_Hの最大
値を記憶するために設けられている。各フィールド周期
の頭初において、記憶器１０７のすべてのステージがリ
セット入力１０８によってゼロにリセットされる。信号
x_Vが回路１０４から比較器１０６に印加されると、その
信号は記憶器１０７のx_Vステージにおける信号と比較さ
れる。その印加された信号の方が大きい場合には、ゲー
ト信号が比較器からゲート１０９に印加され、そのゲー
トが開かれて上記印加された信号を、記憶器１０７のx_V
ステージに、そこに既に存在する信号に代えて、書込ま
せる。この動作モードは、任意のフィールド周期の終り
にx_Vステージに記憶された信号を、そのフィールド時に
生ずべきx_Vの最大値にすることが理解されるであろう。
同じことが記憶器１０７のx_H,y_Vおよびy_Hステージにお
ける信号についても該当する。フィールド周期の終りに
おいて、x_H,x_V,y_V,y_Hの記憶された最大値が読出され、
ルック・アップ・テーブル１１０に印加され、そのルッ
ク・アップ・テーブルは、これらの最大値に応答して、
次のフィールド周期に対する水平および垂直ズーム係数
を与える。x_Hおよびx_Vの差が、ピクチャ分解が生じやす
い閾値より小さい場合には、次のフィールドに対するル
ック・アップによって与えられる水平ズーム係数は１と
なり、かつ掛算回路１０１および入力読取り補間回路１
０３はそのフィールド時における回路の動作には影響を
及ぼさない。同様に、y_Vおよびy_Hの差が閾値より小さい
場合には、ルック・アップ・テーブルによって与えられ
る垂直ズーム係数は１となる。他方、信号x_H,x_Vおよび
／またはy_V,y_Hがピクチャ分解の可能性を示す場合に
は、ルック・アップ・テーブル１１０によって選択され
た各水平ズームおよび／または垂直ズーム係数は１より
も小さく、かつ各フィールド周期時に記憶器４０または
４１から読取られるアドレスの水平成分および／または
垂直成分は、ピクチャ分解を禁止するために、各ズーム
係数だけ減少される。同時に、後読取り補間回路１０３
が動作状態となる。

第９図に示されているように、後読取り補間回路１０３
は、Ｘカウンタ１１１とＹカウンタ１１２を有するアド
レス発生器を具備している。Ｘカウンタは画素クロック
・パルスをカウントし、Ｙカウンタはライン・パルスを
カウントする。これらのカウンタのカウントは、時分割
多重化スイッチ１１３を通じて掛算回路１１４に印加さ
れる。その掛算回路１１４には、各時点で、ルック・ア
ップ・テーブル１１０から水平および垂直ズーム係数が
供給される。ライン周期のあいだに、スイッチ１１３が
切換えられて、水平ズーム係数（これは１であるかある
いは１より小さい）を掛算された画素カウントがアドレ
ス回路１１５に印加され、またそのアドレス回路には水
平ポスト・スクロール信号が印加される。この信号は画
素カウントに対する固定オフセットを表わし、画素また
はｘアドレスが画像平面上の中間位置まで選択的にシフ
トされうる。ライン復帰期間のあいだ、スイッチ１１３
が切換えられて、Ｙカウンタからのライン・カウントが
垂直ズーム係数を掛算されそして加算回路１１４に印加
され、垂直ポスト・スクロール信号に加算された場合
に、ライン又はｙアドレスを発生する。画素またはｘア
ドレスおよびラインまたはｙアドレスはそれぞれラッチ
１１５および１１６に供給される。掛算回路１１４で用
いられる係数は１〜1/216の範囲内にありうるので、635
56個までの画素が、記憶器４７〜５０の隣接した記憶場
所における２つの画素間に補間されうる。ラッチ１１６
および１１７に記憶されたアドレスは一般的に整数部分
（０，１，２，……）と分数部分よりなり、各アドレス
の水平成分は１つのフィールドにおける各ライン周期の
あいだ徐々に増大し、他方、垂直成分はライン周期から
ライン周期まで増大するであろう。各場合における増大
は各ズーム係数に依存しかつそれは１〜1/216の範囲で
ありうる。

後読取り補間回路１０３はまた３つのライン記憶器１２
０，１２１および１２２を具備している。これらの記憶
器はスイッチ１４１を介して加算回路６３に接続されて
おり、そのスイッチ１４１は、記憶器４７〜５０から読
取られた画素の一連のラインが記憶器１２０，１２１お
よび１２２に周期的順序をもって書込まれるようにし
て、装置のシーケンサによって制御される。このように
して、任意のフィルードにおける２番目のライン周期の
後の各ライン周期のあいだに、画素の２つのラインが、
上記ライン記憶器のうちの２つ、すなわち例えばライン
記憶器１２０および１２１における補間のために得られ
る。記憶器４７〜５０から読取られたラインの垂直アド
レスはラッチ１１７に記憶されたカウントの整数部分に
よって制御される。例えばラインｎは記憶器１２０に記
憶され、ラインｎ＋１は記憶器１２１に記憶される。ｘ
アドレス・ラチにおけるアドレスの整数部分は、読取り
のために利用できる２つのライン記憶器、すなわち今考
えている場合には記憶器１２０および１２１に読取りア
ドレスとして印加される。アドレスの整数部分がｍであ
るとし、このアドレスが生ずると、ラインにおける場所
ｍからの画素がラッチ１２３および１２４に読込まれ、
他方、位置ｍ＋１における画素はラッチ１２５および１
２６に読込まれる。上述の動作を得るのに必要な切換え
は、切換回路１２９で行われる。記憶器１２０，１２１
および１２２からの読取りは、ズーム係数に依存して各
ラインがそれらの記憶器から数回読取られなければなら
ないから、非破壊的に実施される。ラッチ１１６および
１１７におけるｘおよびｙアドレスの分数部分は補間の
目的のための分数アドレスとして作用し、かつそれら
は、４つの掛算器１３０〜１３３に適用するための４つ
の補間係数を発生する。これらの掛算器にはラッチ１２
３〜１２６に一時的に保持された画素も供給され、それ
らの画素には補間係数が掛算される。それら４つの掛算
器からの積は加算回路１３４に供給され、この加算回路
１３４が上記４つの積を結合して、ラッチ１１６および
１１７に記憶されたアドレス（整数および分数）によっ
て任意の時点において識別されるアドレスに位置づけら
れた画素の値を合成する。補間のプロセスは第１図およ
び第２図に関する上記の説明から理解されるであろうと
考えられるので、これ以上説明する必要はない。しかし
ながら、第９図に示された構成は、上述した補間によっ
て、第２図に示された回路１００および掛算器１０１に
よって発生される膨張に対する禁止効果を補償すると考
えられる。ズーム係数が両方とも１である場合には、第
９図に示された回路は出力信号におけるある程度の遅延
以外の何らの作用をも生じない。第８図および第９図の
回路は、ズーム係数が閾値以下にもどると、もちろん自
動的に透明状態に復帰する。

図面について説明した装置においては、掛算器１０１は
回路１００からのズーム係数信号に応答して、最大間隔
がフレーム記憶器４７〜５０における記憶場所の間隔を
超える傾向がある場合には、記憶器４０，４１から取り
出されるアドレスの間隔を減少させる。しかしながら、
この掛算器は必須不可欠ではない。水平および垂直ズー
ム係数は、例えば信号処理回路９におけるような装置の
他の部分において実施される信号処理では不明確であ
る。従って、他の型式の装置では、処理回路９および／
または他のアドレス処理回路は、任意のフィールドに該
当する各ズーム係数が、分解のはじまる閾値を超えるこ
とがないように制御される。この型式のものでは、処理
回路９またはある種の他のアドレス処理回路は、所望さ
れる全体の膨張を発生するために最終的な画像に必要と
される膨張を表わす水平および垂直掛算器信号を与える
ように構成される。これらの信号は、出力ビデオ信号の
補間が生ずる前に、回路１００によって得られるズーム
係数信号を掛算させられる。第８図および第９図に示さ
れた装置の動作には他の点では変更がない。

上述した装置の幾つかの例では、例えば爆発の効果を発
生したい場合には、予備書込み膨張を禁止することが望
まれないかも知れない。このような状況に対処するため
に、選択にもとづいて、回路１００の動作を自動的に禁
止するための手段を設けてもよい。

後読取り補間を実施する場合には、フレーム記憶器４７
〜５０からの画素のラインの全個数のうちの一部分だけ
を読取ることが要求されうる。フレーム記憶器における
記憶解体の残りのライン、および補間に用いられない他
のラインの任意の部分を消去するため、あるいは基準に
復帰するためには、読取りが生じていないライン周期を
利用しうる。

【図面の簡単な説明】

第１図は本発明の説明に供する図、第２図は本発明の実
施例を示す２つの部分（パート１および２）よりなるブ
ロック図、第３図および第４図は第２図に示された実施
例の動作を説明するための図、第５図および第６図は第
２図の各部分をさらに詳細に示す図、第７図は第２図の
実施例の動作を説明する図、第８図は信号発生回路のブ
ロック図、第９図は出力ビデオ信号間に補償のための補
間を発生するための手段を示すブロック図である。図面において、１はディスク記憶器、３は制御器、４，
５，６は形状バッファ記憶器、７は切換手段、８は一時
補間器、９，１０は処理回路、２０はバッファ、２１は
掛算および蓄積回路、２２は係数ＲＡＭ、２３はバッフ
ァ記憶器、２４は浮動小数点変換器、３０は掛算器、３
１はルック・アップ・テーブル、３２は浮動小数点変換
器、３３は加算器、３４はラッチ、３５はシフト回路、
４０，４１は形状記憶器、４２は領域計算回路、４４，
４５は補間器、４６は計算器、４７〜５０はフレーム記
憶器、５１〜５４は掛算回路、５５は領域補間器、５６
は掛算回路、５７，５８は入力ゲート、５９，６０は入
力ビデオ信号源、６３は加算回路、１０１は掛算器、１
０３は後読取り補間回路、１０４はデジタル引算回路、
１０５はラッチ、１０６はマグニチュード比較器、１０
７は記憶器、１１０はルック・アップ・テーブル、１１
１はＸカウンタ、１２はＹカウンタ、１１３は時分割多
重スイッチ、１１４は掛算回路、１１５，１１６，１１
７はラッチ、１２０，１２１，１２２はライン記憶器、
１２３〜１２６はラッチ、１２９は切換回路、１３０〜
１３３は掛算器をそれぞれ示す。

Claims

【特許請求の範囲】

【請求項１】ラインおよびフレームのフォーマットで画
素よりなる入力ビデオ信号を記憶するための各アドレス
で識別される記憶場所を有する記憶手段と、書込みアドレスによって識別される前記記憶手段の記憶
場所に前記入力ビデオ信号の画素を書込む書込み手段
と、ラインおよびフレームのフォーマットで画素よりなる出
力ビデオ信号を得るために、前記記憶場所に記憶された
画素を順次読取る読取り手段と、前記入力ビデオ信号と前記出力ビデオ信号との間で画素
の位置を変化させ、その変化によって表わされかつ画像
またはそれの一部分の寸法の変化を含む所望の変化を画
像に生じさせるための前記書込み手段に対する所望の書
込みアドレスを与える手段と、前記所望の書込みアドレス間の間隔を決定するための手
段、前記間隔に関係づけられた係数信号を発生する手
段、および前記係数信号を利用し、前記間隔を制限して
前記画像の分解を回避するように前記所望の書込みアド
レスを修正する修正手段を含んだセレクタ手段を具備
し、前記修正されたアドレスが前記入力ビデオ信号の画素に
対する記憶場所を識別するために前記書込み手段に与え
られるようになされており、さらに前記係数信号に応答して、前記出力ビデオ信号に
よって表わされる画像の膨張を生じさせるような態様で
前記出力ビデオ信号の画素間に補間を行う補間手段を具
備しているビデオ信号処理装置。
【請求項２】前記セレクタ手段がさらに、前記係数が閾
値を超えた場合に前記係数信号に関係づけられた信号を
前記所望の書込みアドレスに掛け算してアドレス間の間
隔が制限されるようにする手段を具備している特許請求
の範囲第１項記載のビデオ信号処理装置。
【請求項３】前記補間手段が前記係数信号に対する入力
手段と、出力画像が前記係数信号の逆数によって決定さ
れる程度だけ膨張されるように前記出力信号を補間する
手段を具備している特許請求の範囲第２項記載のビデオ
信号処理装置。
【請求項４】前記修正手段と前記補間手段の動作を選択
的に禁止するための手段が設けられている特許請求の範
囲第１項記載のビデオ信号処理装置。
【請求項５】前記係数信号を発生する手段が、隣接した
所望の書込みアドレスの水平方向および垂直方向の間隔
をそれぞれ表わす信号を得る手段を具備しており、かつ
前記修正手段は前記水平方向の間隔を表わす前記信号と
前記垂直方向の間隔を表わす前記信号の両方を利用する
ようになされている特許請求の範囲第１項記載のビデオ
信号処理装置。