JPH0520452A - デイジタル・イメージ減縮装置及び方法 - Google Patents

デイジタル・イメージ減縮装置及び方法

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JPH0520452A
JPH0520452A JP4023400A JP2340092A JPH0520452A JP H0520452 A JPH0520452 A JP H0520452A JP 4023400 A JP4023400 A JP 4023400A JP 2340092 A JP2340092 A JP 2340092A JP H0520452 A JPH0520452 A JP H0520452A
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JP4023400A
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English (en)
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Bruno Ferracini
ブルーノ・フエラチニ
Jorge Gonzalez-Lopez
ジヨルジ・ゴンザレス−ロウピース
Giancarlo Pettazzi
ジヤーンカルロ・ペータージ
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International Business Machines Corp
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International Business Machines Corp
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Publication date
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T3/00—Geometric image transformations in the plane of the image
    • G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
    • G06T3/4007—Scaling of whole images or parts thereof, e.g. expanding or contracting based on interpolation, e.g. bilinear interpolation

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Abstract

(57)【要約】 【目的】 非常に簡単な回路構成で隣接する画素に含ま
れている情報を反影させ得るディジタル・イメージの減
縮を達成すること。 【構成】 位取係数Ｇによって、第１のディジタル・イ
メージから第２のディジタル・イメージにその大きさを
減縮するため、制御装置１１６の制御の基に、第１の位
取係数Ｇ１により第１のディジタル・イメージを拡大
し、それを中間ディジタル・イメージとして出力する補
間装置モジュール１０４と、該中間ディジタル・イメー
ジを２の累乗から成る第２の位取係数Ｇ２により収縮し
て第２のディジタル・イメージを発生させる収縮モジュ
ール１０８とを含むことを特徴とするディジタル・イメ
ージ減縮装置及び方法を提供する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は広くはイメージ処理に
関し、特にディジタル・イメージの大きさの減縮に関す
る。
【０００２】
【従来の技術】従来、ディジタル・イメージを減縮しよ
うとする出願は無数に存在する。その減縮動作を達成す
るために使用される簡単な方法は画素の削除である。画
素削除は一般に原イメージのＸ方向の第Ｎ画素ごとに画
素を選択し、同じく原イメージのＹ方向の第Ｍ画素ごと
に画素を選択して、他のすべての画素を放棄することに
よって原イメージの大きさを減縮するものである。
【０００３】しかしながら、この方法の欠点は放棄され
た画素に含まれている情報が完全に失われることであ
る。地図又はテキストのような線形機能を含むイメージ
は、この方法によって処理されると判読困難な結果を招
くことがある。
【０００４】このような結果を緩和する１つの方法とし
ては、出力画素位置の周囲における指定した隣接画素で
入力画素を局部的に重み付けしてその平均を算出するよ
うにしたあるフィルタ機能を通用する方式がある。故
に、出力画素の値は入力した対応する隣接画素が寄与し
たものとして得ることができる。この方式は、１９８４
年６月にトロントにおいて開催されたオフィス情報シス
テムズの第２回会議において、タバタほかにより、入力
イメージに２×２隣接画素を重み付けしたウインドウを
使用した“統合文書管理に対する高速イメージ位取り”
に適用された。
【０００５】
【発明が解決しようとする課題】しかし、この試みは、
それでもなお、減縮係数が２以上のときに上記同様な問
題に遭遇した。すなわち、ある特定の入力画素は如何な
る出力画素の演算にも参加しないであろうという事実が
残されていたからである。
【０００６】この問題を回避するための１つの方法とし
ては、入力画素が出力画素の演算に参加し損わないよう
にするため、隣り合うウインドウか又はフィルタ核の大
きさを拡張することである。しかし、この方式に関する
問題は異なる位取係数に対して異なる核を必要とするこ
とである。その解決のため、利用者は乗算又は割算動作
を含み得る位取係数を指定してそれを行えばよい。しか
しながら、この乗算及び割算動作は回路が複雑であり、
許容できないレベルまでそのイメージ減縮処理を遅延さ
せることになるであろう。
【０００７】
【課題を解決するための手段】本発明は、上記の課題を
解決するため、ほとんど如何なる係数によってでもディ
ジタル・イメージを減縮しうる装置及び方法を開示す
る。本発明の一実施例による装置は指定した位取係数Ｇ
により第１のディジタル・イメージの大きさを第２のデ
ィジタル・イメージに減縮するための電子回路を構成す
る。
【０００８】その電子回路は第１のディジタル・イメー
ジを記憶するよう構成したイメージ・バッファを含む。
【０００９】該電子回路は更に補間装置（インターポー
レイタ）モジュールを含む。補間装置モジュールは第１
の位取係数Ｇ１により第１のディジタル・イメージを拡
大するよう構成される。補間装置は更に拡大された第１
のイメージを表わす中間ディジタル・イメージを出力す
るよう構成される。
【００１０】電子回路は更に収縮モジュールを含む。該
収縮モジュールは第２の位取係数Ｇ２によって補間装置
モジュールから出力した中間ディジタル・イメージを減
縮するよう構成される。減縮された中間ディジタル・イ
メージは第２のディジタル・イメージに相当する。
【００１１】電子回路は更にフレーム・バッファ・モジ
ュールを含む。フレーム・バッファ・モジュールは第２
のディジタル・イメージを記憶するよう構成される。
【００１２】フレーム・バッファ・モジュールに記憶さ
れている第２のディジタル・イメージは合成位取係数
Ｇ＝Ｇ１×Ｇ２ を有する。
【００１３】電子回路は更に制御装置を有する。制御装
置は補間装置モジュール及び収縮モジュールを制御する
よう構成される。
【００１４】制御装置は更に、総体的に指定した位取係
数Ｇに関係なく、収縮モジュールが常に２の累乗だけ中
間イメージを減縮するよう構成される。換言すると、収
縮モジュールは１／２、１／４、１／８、等の係数によ
って中間イメージを減縮するよう構成されるということ
である。そのように、収縮モジュールは減縮動作を実行
するための簡単な論理回路を含むことができる。そこに
は、複雑な乗算回路及び（又は）割算回路は必要としな
い。
【００１５】それに対し、補間装置モジュールはほとん
ど如何なる位取係数を用いてでも第１のディジタル・イ
メージを拡大しうるよう構成される。この機能は収縮モ
ジュールが２の累乗の位取係数によって動作することを
可能にする。言い換えると、補間装置モジュールの位取
係数Ｇ１は、収縮モジュールの位取係数Ｇ２が常に２の
累乗であるように変えられ、そして全体的位取係数Ｇを
達成することができる。
【００１６】
【実施例】以下、添付図面に従い本発明の好ましい実施
例について詳細に説明する。
【００１７】Ｉ．概説 図１は、本発明のイメージ位取回路１００を例示したハ
イレベル・ブロック図を示す。回路１００は位取係数Ｇ
によってディジタル・イメージを位取りするよう構成さ
れる。位取係数Ｇが１より小さいときにイメージは減縮
される。回路１００は、又イメージの拡大に使用するこ
ともできる。その場合、位取係数Ｇは１より大きい。
【００１８】回路１００は最初イメージ・バッファ１０
２を含む。イメージ・バッファ１０２は処理されるべき
ディジタル・イメージを含む従来のメモリー装置であ
る。イメージ・バッファ１０２は多数の機械的及び（又
は）電気的処理のいずれによってでもロードすることが
できる。ここでは、単なる例として、イメージ・バッフ
ァ１０２はテレビジョン・カメラの出力をディジタル化
した結果をロードすることが可能である。
【００１９】回路１００は更に補間装置（インターポー
レイタ）１０４を含む。補間装置１０４は指定した係数
によってイメージ・バッファ１０２に含まれているイメ
ージを拡大するよう構成する電子装置である。
【００２０】補間装置１０４は下記の形の位取係数Ｇ１
を実行する。 Ｇ１ ＝ Ａ／Ｂ； Ａ＞Ｂ （１） （Ａ及びＢは正の整数）
【００２１】補間装置１０４は多数の周知の補間装置の
どのような形のものを採用してもよい。ここでは、単な
る例として、補間装置１０４は、１９８４年６月にトロ
ントにおいて開催されたオフィス情報システムズの第２
回会議において、タバタほかにより開示された“統合文
書管理に対する高速イメージ位取り”、又はゴンザレス
・ロペスにより本出願人に譲渡された米国特許第４，９
８８，９８４号“イメージ表示システム用イメージ補間
装置”に開示されているように構成することができる。
上記２つの参照文献はここで全体的にこの明細書に編入
される。
【００２２】回路１００は更に収縮モジュール１０８を
含む。収縮モジュール１０８は詳細に下記するように、
位取係数Ｇ２が１より小さく指定されると補間装置１０
４から出力したイメージを収縮するよう構成される。
【００２３】回路１００は更にフレーム・バッファ１１
２を含む。フレーム・バッファ１１２は収縮回路１０８
から出力されたイメージ（以下、出力イメージと呼ぶ）
を記憶するよう構成した二次元メモリー装置である。フ
レーム・バッファ１１２は多数の従来のメモリー装置の
形式を採用することができる。かかる従来のメモリー装
置は、それに限定されないが、単一バッファ・イメージ
表示装置、又は複式バッファ・イメージ表示装置の不可
視バッファを含むことができる。
【００２４】回路１００は更に制御回路１１６を含む。
制御回路１１６はシステムの全体的動作を制御するよう
構成した装置である。本実施例において、制御装置１１
６はディジタル信号処理装置と、離散的論理及びブログ
ラマブル論理装置を含む。制御装置１１６の信号処理装
置としてはテキサス・インスツルーメントから入手し得
る型式ＴＭＳ３２０Ｃ２５がある。
【００２５】しかし、制御装置１１６は多種多様な従来
の制御装置のいかなる形式のものでもよい。かかる従来
の装置は、それに限定されるものではないが、マイクロ
プロセッサか、又はマイクロプロセッサと配線論理又は
プログラマブル論理制御装置（ＰＬＣ）との組合せを含
むものでもよい。
【００２６】図２は回路１００の動作の好ましい方法を
例示したハイレベル流れ図である。ブロック２０２にお
いて、回路１００は減縮されるべきイメージ（以下、
“入力”イメージと呼ぶ）を受信し、記憶するよう動作
する。そこで、制御は論理経路２０４に沿ってブロック
２０６へ進む。
【００２７】ブロック２０６において、入力イメージは
位取係数Ｇ１によって拡大される。そこで、制御は論理
経路２０８に沿ってブロック２１０へ進む。
【００２８】ブロック２１０において、工程ブロック２
０６における動作の結果拡大されたイメージは位取係数
Ｇ２によって減縮される。制御はそこから論理経路２１
４に沿ってブロック２１２へ進む。
【００２９】ブロック２１２において、収縮されたイメ
ージ（出力イメージ）は記憶装置に出力される。かくし
て、明らかなように、入力イメージは全体的な位取係数
Ｇ＝Ｇ１×Ｇ２ によって減縮されたことになる。
【００３０】II．アーキテクチャ 図３は回路１００のアーキテクチャをより詳細に例示
し、収縮モジュール１０８をより明確に示す図である。
【００３１】収縮モジュール１０８は加算機構３０２を
含む。加算機構３０２は２進数を加算するよう構成さ
れ、又多種多様な加算機構の形式をとることができる。
本実施例における加算機構３０２は従来形２４ビット加
算機構である。
【００３２】収縮モジュール１０８は更にバレル・シフ
タ３０６を含む。バレル・シフタ３０６はｈビットの算
術右桁送りを実行するよう構成される。１右桁送りは２
進系における２の割算に等しい。ｈビットの指定は制御
装置１１６によって行われる。出力の２進表示は下記の
如くである。 出力 ＝ 入力／（２＊＊ｈ） （２） （ｈは制御装置１１６によってロードされたパラメータ
であり、本実施例では、０乃至１６桁送りの範囲として
よい）
【００３３】収縮モジュール１０８は更に伝送バッファ
３１２を含む。伝送バッファ３１２はフレーム・バッフ
ァ１１２の水平の大きさに等しい多数の位置を含むメモ
リー・バッファである。伝送バッファ３１２は多数の従
来のメモリー装置の形式をとることができる。かかる従
来のメモリー装置は、それに限定するものではないが、
静的ランダム・アクセス・メモリー装置を含む。
【００３４】収縮モジュール１０８は更にマルチプレク
サ３１６を含む。マルチプレクサ（Ｍｕｘ）３１６は伝
送バッファ３１２の出力及び数“０”の論理表示のどち
らかを選択し、それを加算機構３０２に入力させるよう
に構成される。マルチプレクサ３１６も又制御装置１１
６の制御下にある。
【００３５】III ．動作 以下、回路１００の動作を最初一次元の例について説明
する。次いで、二次元の例に延長してより良く入念に詳
細な説明を与える。
【００３６】図４のａ乃至ｂは位取係数 Ｇ＝３／１０
によって減縮された一次元イメージの例を示す。図は
入力イメージを形成する単一行４０２の画素４０３−４
１２の部分を示す。今、利用者は位取係数 Ｇ＝０．３
０（又は３／１０） によって入力イメージを減縮する
ことを要求するものと仮定する。
【００３７】位取係数 Ｇ＝０．３０ を達成するた
め、最初、補間装置１０４により位取係数 Ｇ１＝Ｇ１
２／１０ によって行４０２を拡大する。その結果発生
したイメージは中間イメージと定義する。この中間イメ
ージは図４のｂに示す。次に、Ｇ１の計算に対する数学
的根拠を説明する。この例について、指定した位取係数
Ｇ＝０．３０ を得るため、補間装置１０４は、最初、
位取係数Ｇ１＝１２／１０ によってイメージを拡大す
る。
【００３８】次に、図４のｃに示すように、収縮モジュ
ール１０８は位取係数 Ｇ２＝１／４ によって中間イ
メージを収縮するよう構成される。位取係数の全体的結
果は次のようになる。
【００３９】収縮モジュール１０８によって実行される
収縮動作をより詳細に説明すると、それは中間イメージ
の最初のセル４２０の４つの隣合う画素を平均化して、
その平均値を出力画素４２２へ割当てることによって行
われる。そして、同様に、セル４２４の画素の平均値は
出力画素４２６に割当てられ、セル４２８の画素の平均
値は出力画素４３０に割当てられる。
【００４０】この好ましい実施例においては、常に２の
累乗である中間イメージの多数の画素について平均化が
行われる。与えられたセル行及び（又は）列の画素の数
を２の累乗であるよう要求することにより、隣合う画素
を平均化するに必要な割算はバレル・シフタ３０６によ
り単なる桁送り動作によって実行することができる。従
って、複雑な割算及び（又は）掛算回路は必要としな
い。
【００４１】次に、数学的根拠について説明する。最
初、一次元の場合について説明する。その概念は二次元
の場合に容易に拡大することができる。
【００４２】指定した位取係数Ｇx （この好ましい実施
例ではＧ x ＜１）は次のように２つの位取係数に分解さ
れる。 Ｇx ＝ Ｇ１x Ｇ２x ； Ｇ x ＜１ （３） ここで、 及び それを式（３）に代入すると、 ｑx は次のように選ばれる。 ｑx ＝ ＣＥＩＬ（−ＬＯＧ２（Ｇx ）） （７） ＣＥＩＬはオペランドに等しいか、又は大きい最小の整
数であり、ＬＯＧ２は底２の対数関数である。
【００４３】値Ａx は補間装置１０４の実行において通
常固定である。今、式（６）から、 ここで、Ｂx は整数でないかもしれず、次のように
Ｂx ′によって概算される。 ここで、関数ＲＯＵＮＤはそのオペランドに最も近い整
数を与える。絶対誤差｜Ｂx ′− Ｂx ｜ は明らかに
次のように拘束される。 ｜Ｂx ′− Ｂx ｜ ＜ ０．５ （１０） ここで、縦の線はその間に表示した値が絶対値であるこ
とを意味する。
【００４４】その結果発生した拡大係数は次式によって
与えられる。 ここで、Ｇx ′は指定した拡大係数Ｇx に対する概算で
ある。実際の相対的誤差は次式で定義される。 それは次式で概算することができる。 式（１３）は本実施例の場合同様、次式と推定される。 Ａx ＞ １ （１４） 式（１３）における不等は次の事実に基づくものであ
る。 １ ＜ （２＊＊ｑx ）Ｇx ＜ ２ （１５） それは式（７）及び（８）を考慮して容易に証明するこ
とができる。例えば、Ａx ＝１０２４ に対し、Ｇx の
相対的誤差は０．１％より小さい。
【００４５】動作を開始するため、制御装置１１６は下
記情報を必要とする。しかし、幾分冗長性があるため、
下記パラメータのすべてを厳格に必要とするものではな
い。 ・Ｘ及びＹ（Ｇx 及びＧy ）に指定した位取係数 ・入力イメージの発生源及び次元（イメージ・バッファ
１０２に記憶されている） ・出力イメージの発生源及び次元
【００４６】そこで、制御装置１１６は次の事項を演算
する。 ・ｑx 及びｑy を使用する方程式（７）（各方向に対し
て１つ） ・Ｂx ′及びＢy ′を使用する方程式（９） ・次式のようなＧ１x 及びＧ１y 典型的に、補間装置１０４は Ａx ＝Ａy ＝Ａ のよう
に構成される。
【００４７】その後、制御装置１１６は入力イメージの
発生源及び次元と、中間イメージ（Ｇ１x 及びＧ１y ）
の位取係数とを指定することにより補間装置１０４の動
作を設定し、動作の開始を指令する。そこで、制御装置
１１６は図８乃至図１０に与えられた流れ図を遂行する
ことによって収縮モジュール１０８の動作を開始するよ
う構成される。
【００４８】次に、図５及び図６に示す二次元の例と図
８乃至図１０の流れ図に基づき、制御装置１１６の動作
を説明する。入力イメージ（図に示していない）は拡大
係数Ｇ１x 及びＧ１y によって最初に拡大される。
【００４９】中間結果は概念的にセル５０１−５０６に
分解される。セル５０１−５０６はＭ行の画素及びＮ列
の画素によって定義される。Ｎ及びＭの両画素の数は２
の累乗である。各セルは出力イメージの単一画素に対応
する。ここで、明らかなように、セルの平均値に等しい
値は対応する出力画素に割当てられる。
【００５０】図７はセル５０１を示し、図８乃至図１０
の流れ図に使用される用語法について説明する。ここ
で、イメージは行毎に、左から右へ、上から下へラスタ
・スキャン方式によって処理されるものと仮定する。図
７の画素６０２（Ａともラベルされる）は“セルの最初
の点”と称し、画素６０４（Ｈともラベルされる）は
“セルの最後の点”と称する。又、画素６０６（Ｄとも
ラベルされる）及び画素６０４は“セル行の最後の点”
と称する。結果が記憶されるフレーム・バッファ・ウイ
ンドウの点も同様な方法でラベルされる。
【００５１】次に、図８を参照して制御装置１１６の動
作について説明する。制御装置１１６の動作は開始ブロ
ック７０１から開始する。次に、制御は論理経路７０２
を経て操作ブロック７０３へ進む。操作ブロック７０３
に示すように、制御装置１１６は伝送バッファ３１２
（最初のアドレス位置）を初期設定し、フレーム・バッ
ファ１１２のｘ及びｙアドレス（アドレスｘ及びｙとし
て定義される）を初期設定するよう構成される。
【００５２】操作ブロック７０４に示すように、制御装
置１１６は補間装置１０４からの出力を待つよう収縮モ
ジュール１０８に指令する。有効な出力は画素の値で行
われ、この例では、補間装置１０４は最初画素５１０の
値を出力する。そこで、制御を決定ブロック７０５へ進
める。
【００５３】決定ブロック７０５において、制御装置１
１６は画素５１０がセルの最初の点かどうかを確認する
よう構成される。この例において、画素５１０はそのよ
うにセルの最初の点であり、制御を論理経路７０６に沿
って操作ブロック７０７へ進める。
【００５４】そこで、制御装置１１６は、操作ブロック
７０７に示すように、論理値“０”を選択するようマル
チプレクサ３１６に指令する。その値“０”は加算機構
３０２へ入力され、画素５１０の値へ加えられる。その
総和はバレル・シフタ３０６に出力される。そこで、制
御を決定ブロック７１２へ進める。
【００５５】制御ブロック１１６は、決定ブロック７１
２に示すように、画素５１０がセルの最後の点かどうか
を確認するよう構成される。画素５１０はセルの最後の
点ではないので、制御を論理経路７１５に沿って操作ブ
ロック７１６へ進める。
【００５６】制御装置１１６は、操作ブロック７１６に
示すように、バレル・シフタ３０６を桁送無位置に設定
する。そこで、制御を論理経路７１７に沿って操作ブロ
ック７１８へ進める。操作ブロック７１８に示すよう
に、制御装置１１６はバレル・シフタ３０６の出力（す
なわち、現在、画素５１０の値のみである）を伝送バッ
ファ３１２の最初のアドレスに書込むよう構成される。
そこで、制御を論理経路７１９及び７２０に沿って決定
ブロック７２１へ進める。
【００５７】制御装置１１６は、決定ブロック７２１に
示すように、画素５１０が該セル行の最後の点かどうか
を確認するよう構成される。画素５１０はセル行の最後
の点ではないので、制御は論理経路７２２を通り操作ブ
ロック７０４へ戻される。
【００５８】制御装置１１６は操作ブロック７０４に示
すように、補間装置１０４からの次の画素を待つよう収
縮モジュール１０８に指令するよう構成される。補間装
置１０４から出力される次の画素は画素５１１である。
そこで、制御を決定ブロック７０５へ進める。
【００５９】制御装置１１６は、決定ブロック７０５に
示すように、画素５１１がセルの最初の点かどうかを確
認する。画素５１１は該セルの最初の点ではないので、
制御を論理経路７０８に沿って操作ブロック７１０へ進
める。
【００６０】制御装置１１６は、操作ブロック７１０に
示すように、伝送バッファ３１２に記憶されている現在
値を加算機構３０２に対する入力として選択するようマ
ルチプレクサ３１６を設定する。この動作において、加
算機構３０２は画素５１１の値を、この時点においては
画素５１０の値のみある伝送バッファ３１２の現在値に
加算するであろう。そこで、制御を決定ブロック７１２
へ進める。
【００６１】制御装置１１６は、決定ブロック７１２に
示すように、画素５１１が該セルの最後の点かどうかを
確認するよう構成される。画素５１１は該セルの最後の
点ではないので、制御を論理経路７１５を介して操作ブ
ロック７１６へ進める。そこで、制御装置１１６は操作
ブロック７１６に示すように、バレル・シフタ３０６を
桁送無位置に設定するよう構成される。制御を論理経路
７１７を経て操作ブロック７１８へ進める。
【００６２】操作ブロック７１８に示すように、制御装
置１１６はバレル・シフタ３０６の内容、すなわち桁送
りが発生しなかったので加算機構３０２の内容を伝送バ
ッファ３１２に書込むよう構成される。この時点におい
て、伝送バッファに再書込された値は画素５１０と５１
１との総和である。そこで、制御を論理経路７１９及び
７２０を経由して決定ブロック７２１へ進める。
【００６３】次に、制御装置１１６は、決定ブロック７
２１に示すように、画素５１１が該セル行の最後の画素
かどうかを確認するよう構成される。画素５１１は該セ
ル行の最後の点ではないので、論理経路７２２を経由し
て制御は操作ブロック７０４へ戻される。
【００６４】そこで、制御装置１１６は、操作ブロック
７０４に示すように、補間装置１０４からの次の画素出
力を待つよう収縮モジュール１０８に指令するよう構成
される。現時点において、補間装置１０４から出力され
る次の画素は画素５１２である。ここで、制御を決定ブ
ロック７０５へ進める。
【００６５】制御装置１１６は、決定ブロック７０５に
示すように、画素５１２が該セルの最初の点かどうかを
確認するよう構成される。画素５１２は該セルの最初の
点ではないので、制御を論理経路７０８を経て操作ブロ
ック７１０へ進める。
【００６６】操作ブロック７１０に示すように、制御装
置１１６は伝送バッファ３１２の内容の現アドレス（最
初のアドレス）を加算機構３０２に入力するようマルチ
プレクサ３１６に指令する。この時点において、伝送バ
ッファ３１２の最初のアドレスの内容は画素５１２の値
に加えられるので、加算機構は現在画素５１０、５１１
及び５１２の内容を累算した。そこで、制御を決定ブロ
ック７１２へ進める。
【００６７】制御装置１１６は、決定ブロック７１２に
示すように、画素５１２が該セルの最後の点かどうかを
確認するよう構成される。この時点において、画素５１
２は該セルの最後の点ではないので、制御を論理経路７
１５を介して操作ブロック７１６へ進める。そこで、制
御装置１１６は操作ブロック７１６に示すように、バレ
ル・シフタ３０６を桁送無位置に設定するよう構成され
る。そして、制御を論理経路７１７に沿って操作ブロッ
ク７１８へ進める。
【００６８】制御装置１１６は、操作ブロック７１８に
示すように、バレル・シフタ３０６から出力された内容
（すなわち、画素５１０、５１１及び５１２の総和）を
伝送バッファ３１２の最初のアドレスに書込むよう構成
される。そして、制御を論理経路７１９及び７２０を介
して決定ブロック７２１へ進める。
【００６９】次に、制御装置１１６は、決定ブロック７
２１に示すように、画素５１２が該セル行の最後の点か
どうかを確認するよう構成される。画素５１２は該セル
行の最後の点ではないので、制御を論理経路７２２を経
て操作ブロック７０４へ進める。
【００７０】操作ブロック７０４に示すように、制御装
置１１６は補間装置１０４から次の出力画素を受取るよ
う収縮モジュール１０８を設定するよう構成される。現
時点の場合、次の出力画素は画素５１３であろう。そこ
で、制御を決定ブロック７０５へ進める。
【００７１】決定ブロック７０５に示すように、制御装
置１１６は画素５１３が該セルの最初の点かどうかを確
認するよう構成される。画素５１３は該セルの最初の点
ではないから、制御を論理経路７０８を介して操作ブロ
ック７１０へ進める。
【００７２】操作ブロック７１０に示すように、制御装
置１１６は伝送バッファ３１２の最初のアドレスに記憶
されている値を選択してそれを加算機構３０２に入力す
るようマルチプレクサ３１６に指令し、その値に画素５
１３の値を加えるよう構成される。そこで、制御を決定
ブロック７１２へ進める。
【００７３】決定ブロック７１２に示すように、制御装
置１１６は画素５１３が該セルの最後の点かどうかを確
認するよう構成される。画素５１３は該セル行の最後の
画素ではあるが、全セル５０１の最後の画素ではない。
従って、制御を論理経路７１５を介して操作ブロック７
１６へ進める。
【００７４】操作ブロック７１６に示すように、制御装
置１１６はバレル・シフタ３０６を桁送無位置に設定す
るよう構成される。そして、制御を論理経路７１７を介
して操作ブロック７１８へ進める。
【００７５】操作ブロック７１８に示すように、制御装
置１１６はそこでバレル・シフタ３０６の内容を伝送バ
ッファ３１２の最初のアドレスに書込むよう構成され
る。従って、現在、伝送バッファ３１２の最初のアドレ
スは画素５１０、５１１、５１２及び５１３の値の総和
を含むことになる。そこで、制御を論理経路７１９及び
７２０に沿って決定ブロック７２１へ進める。
【００７６】制御装置１１６は、決定ブロック７２１に
示すように、画素５１３はセル５０１行の最後の点かど
うかを確認するよう構成される。画素５１３は該セル５
０１行の最後の点であるから、制御を論理経路７２３に
沿って決定ブロック７２４へ進める。
【００７７】次に、制御装置１１６は、決定ブロック７
２４に示すように、セル５０１が該セル行の最後のセル
かどうかを確認するよう構成される。セル５０１は該セ
ル行の最後のセルではないので、制御を論理経路７２８
を介して操作ブロック７２９へ進める。
【００７８】操作ブロック７２９に示すように、制御装
置１１６は伝送バッファ３１２の伝送バッファ・アドレ
スを増加するよう構成される。この説明のために、現
在、ポインタは伝送バッファ３１２の第２アドレスにあ
るものと仮定する。伝送バッファの最初アドレスには画
素５１０−５１３の総和が記憶されているということを
思い出そう。そこで、制御を論理経路７３０に沿って操
作ブロック７０４へ進める。
【００７９】操作ブロック７０４に示すように、制御装
置１１６は補間装置１０４から出力された次の画素を待
つよう収縮モジュール１０８に指令するよう構成され
る。この例における補間装置１０４からの次の出力画素
は画素５１８である。そこで、制御を決定ブロック７０
５へ進める。
【００８０】決定ブロック７０５に示すように、制御装
置１１６は画素５１８が該セルの最初の点（すなわち、
この場合セル５０２）かどうかを確認するよう構成され
る。画素５１８は実際にセル５０２の最初の点であるか
ら、制御を論理経路７０６に沿って操作ブロック７０７
へ進める。
【００８１】操作ブロック７０７に示すように、制御装
置１１６は加算機構３０２に対する入力のため、論理値
“０”を選ぶようマルチプレクサ３１６に指令する。加
算機構３０２は画素５１８の値に論理値“０”を加え、
それをバレル・シフタ３０６の入力へ供給する。そこ
で、制御を決定ブロック７１２へ進める。
【００８２】決定ブロック７１２に示すように、制御装
置１１６は画素５１８がセル５０２の最後の点かどうか
を確認するよう構成される。画素５１８はセル５０２の
最後の点ではないので、制御を論理経路７１５に沿って
操作ブロック７１６へ進める。
【００８３】操作ブロック７１６に示すように、制御装
置１１６はバレル・シフタ３０６を桁送無位置に設定す
るよう構成される。そこで、制御を論理経路７１７に沿
って操作ブロック７１８へ進める。操作ブロック７１８
において、制御装置１１６はバレル・シフタ３０６の出
力（画素５１８の値）を、この時点においては、第２の
アドレスである伝送バッファ３１２の現アドレスに書込
むよう構成される。そして、制御を論理経路７１９及び
７２０に沿って決定ブロック７２１へ進める。
【００８４】決定ブロック７２１に示すように、制御装
置１１６は画素５１８がセル５０２行の最後の画素かど
うかを確認するよう構成される。画素５１８はセル５０
２行の最後の点ではないので、制御を論理経路７２２に
沿って操作ブロック７０４へ進める。
【００８５】操作ブロック７０４に示すように、制御装
置１１６は補間装置１０４からの次の画素出力を待つよ
う収縮モジュール１０８に指令するよう構成される。こ
の例において、補間装置１０４からの次の出力画素は画
素５１９である。そこで、制御を決定ブロック７０５へ
進める。
【００８６】決定ブロック７０５に示すように、制御装
置１１６は画素５１９がセル５０２の最初の点かどうか
を確認するよう構成される。画素５１９はセル５０２の
最初の点ではないので、制御を論理経路７０８を介して
操作ブロック７１０へ進める。
【００８７】操作ブロック７１０に示すように、制御装
置１１６は加算機構３０２に対する入力として伝送バッ
ファ３１２の第２アドレスに記憶されている値を選ぶよ
うマルチプレクサ３１６に指令する。そこで、その値は
画素５１９の値に加算される。対応する総和はバレル・
シフタ３０６に出力される。そこで、制御を決定ブロッ
ク７１２へ進める。
【００８８】決定ブロック７１２に示すように、制御装
置１１６は画素５１９がセル５０２の最後の点かどうか
を確認するよう構成される。画素５１９は最後のセルで
はないので、制御を論理経路７１５に沿って操作ブロッ
ク７１６へ進める。操作ブロック７１６に示すように、
制御装置１１６はバレル・シフタ３０６を桁送無位置に
設定するよう構成される。そして、制御を論理経路７１
７に沿って操作ブロック７１８へ進める。
【００８９】操作ブロック７１８に示すように、制御装
置１１６はバレル・シフタ３０６の出力を伝送バッファ
３１２の第２アドレスに書込むよう構成される。この時
点における伝送バッファ３１２の第２アドレスの内容は
画素５１８及び５１９の総和であろう。そこで、制御を
論理経路７１９及び７２０に沿って決定ブロック７２１
へ進める。
【００９０】決定ブロック７２１に示すように、制御装
置１１６は画素５１９がセル５０２行の最後の点かどう
かを確認するよう構成される。画素５１９はセル５０２
行の最後の点ではないので、制御は論理経路７２２に沿
って操作ブロック７０４へ戻される。
【００９１】操作ブロック７０４に示すように、制御装
置１１６は補間装置１０４からの次の出力画素を待つよ
う収縮モジュール１０８に指令する。現時点における次
の出力画素は画素５２０である。制御をそこから決定ブ
ロック７０５へ進める。
【００９２】決定ブロック７０５に示すように、制御装
置１１６は画素５２０がセル５０２の最初の点かどうか
を確認するよう構成される。画素５２０は該セルの最初
の点ではないので、制御を論理経路７０８に沿って操作
ブロック７１０へ進める。
【００９３】操作ブロック７１０に示すように、制御装
置１１６は伝送バッファ３１２の第２アドレスの現在値
を選択して、それを加算機構３０２へ入力するようマル
チプレクサ３１６に指令する。そこで、その値は画素５
２０の値に加算され、その総和はバレル・シフタ３０６
に出力される。そして、制御を決定ブロック７１２へ進
める。
【００９４】決定ブロック７１２に示すように、制御装
置１１６は画素５２０がセル５０２の最後の点かどうか
を確認するよう構成される。画素５２０はセル５０２の
最後の点ではないので、制御を論理経路７１５に沿って
操作ブロック７１６へ進める。
【００９５】操作ブロック７１６に示すように、制御装
置１１６はバレル・シフタ３０６を桁送無位置に設定す
るよう構成される。そこで、制御を論理経路７１７に沿
って操作ブロック７１８へ進める。操作ブロック７１８
に示すように、制御装置１１６はバレル・シフタ３０６
の出力を伝送バッファ３１２の第２アドレスに書込むよ
う構成される。そして、制御を論理経路７１９及び７２
０に沿って決定ブロック７２１へ進める。
【００９６】決定ブロック７２１に示すように、制御装
置１１６は画素５２０が該セル行の最後の点かどうかを
確認するよう構成される。画素５２０は該セル行の最後
の点ではないので、制御を論理経路７２２に沿って操作
ブロック７０４へ進める。
【００９７】操作ブロック７０４に示すように、制御装
置は補間装置１０４からの次の出力画素を待つよう収縮
モジュール１０８に指令するよう構成される。この例に
おける補間装置１０４からの次の出力画素は画素５２１
である。そこで、制御を決定ブロック７０５へ進める。
【００９８】決定ブロック７０５に示すように、制御装
置１１６は画素５２１が該セルの最初の点かどうかを確
認するよう構成される。画素５２１は該セルの最初の点
ではないので、制御を論理経路７０８に沿って操作ブロ
ック７１０へ進める。
【００９９】操作ブロック７１０に示すように、そこで
制御装置１１６は伝送バッファ３１２の第２アドレスを
選択して、それを加算機構３０２に入力するようマルチ
プレクサ３１６に指令する。そこで、その値は画素５２
１に加えられ、その総和はバレル・シフタ３０６に出力
される。そして、制御を論理経路７１９及び７２０に沿
って決定ブロック７２１へ進める。
【０１００】決定ブロック７２１に示すように、制御装
置１１６は画素５２１が該セル行の最後の画素かどうか
を確認するよう構成される。画素５２１は該セル５０２
行の最後の点であるから、制御を論理経路７２３に沿っ
て決定ブロック７２４へ進める。
【０１０１】決定ブロック７２４に示すように、制御装
置１１６はセル５０２がその行の最後のセルかどうかを
確認するよう構成される。セル５０２はその行の最後の
セルではないので、制御を論理経路７２８に沿って操作
ブロック７２９へ進める。
【０１０２】操作ブロック７２９に示すように、制御装
置１１６は伝送バッファ３１２のアドレスを増加するよ
う構成される。この例においては、これは伝送バッファ
３１２の第３アドレスであると思われる。伝送バッファ
３１２の第１アドレスは画素５１０−５１３の値の総和
を記憶し、伝送バッファ３１２の第２アドレスは画素５
１８−５２１の値の総和を記憶したことを思いだそう。
そこで、制御を操作ブロック７０４へ進める。
【０１０３】操作ブロック７０４に示すように、制御装
置１１６は補間装置１０４からの次の出力画素を待つよ
う収縮モジュール１０８に指令する。この例では、次の
出力画素５２６である。そこで、制御を決定ブロック７
０５へ進める。
【０１０４】決定ブロック７０５に示すように、制御装
置１１６は画素５２６がセル５０３の最初の画素かどう
かを確認するよう構成される。画素５２６はセル５０３
の最初の画素であるから、制御を論理経路７０６に沿っ
て操作ブロック７０７へ進める。
【０１０５】操作ブロック７０７に示すように、制御装
置１１６は加算機構３０２に対する入力として、論理値
“０”を選択するようマルチプレクサ３１６に指令す
る。そこで、その値は出力画素５２６の値に加算され、
その総和はバレル・シフタ３０６に出力される。そこ
で、制御を決定ブロック７１２へ進める。
【０１０６】決定ブロック７１２に示すように、制御装
置１１６は画素５２６がセル５０３の最後の画素かどう
かを確認するよう構成される。画素５２６はセル５０３
の最後の画素ではないから、制御を論理経路７１５に沿
って操作ブロック７１６へ進める。
【０１０７】操作ブロック７１６に示すように、制御装
置１１６はバレル・シフタ３０６を桁送無位置に設定す
るよう構成される。そこで、制御を論理経路７１７に沿
って操作ブロック７１８へ進める。操作ブロック７１８
に示すように、制御装置１１６はバレル・シフタ３０６
の出力を伝送バッファ３１２の現アドレスに書込むよう
構成される。この時点において、該アドレスは第３アド
レスである。そこで、制御を論理経路７１９及び７２０
に沿って決定ブロック７２１へ進める。
【０１０８】決定ブロック７２１に示すように、制御装
置１１６は画素５２６がセル５０３行の最後の点かどう
かを確認するよう構成される。画素５２６はセル５０３
行の最後の点ではないので、制御を論理経路７２２に沿
って操作ブロック７０４へ戻す。
【０１０９】操作ブロック７０４に示すように、制御装
置１１６は補間装置１０４からの次の出力画素を待つよ
う収縮モジュール１０８に指令する。この例における補
間装置１０４からの次の出力画素は画素５２７である。
そこで、制御を決定ブロック７０５へ進める。
【０１１０】決定ブロック７０５に示すように、制御装
置１１６は画素５２７がセル５０３の最初の点かどうか
を確認するよう構成される。この例において、画素５２
７はセル５０３の最初の点ではないから、論理経路７０
８に沿って制御を操作ブロック７１０へ進める。
【０１１１】操作ブロック７１０に示すように、制御装
置１１６は伝送バッファ３１２の第３アドレスの内容を
選択して加算機構３０２に入力するようマルチプレクサ
３１６に指令する。そこで、画素５２７の値がそれに加
算される。その総和はバレル・シフタ３０６に出力され
る。そこで、制御を決定ブロック７１２へ進める。
【０１１２】決定ブロック７１２に示すように、制御装
置１１６は画素５２７がセル５０３の最後の画素かどう
かを確認するよう構成される。この例における画素５２
７はセル５０３の最後の画素ではないので、論理経路７
１５に沿って制御を操作ブロック７１６へ進める。操作
ブロック７１６に示すように、制御装置１１６はバレル
・シフタ３０６を桁送無位置に設定するよう構成され
る。そこで、制御を論理経路７１７に沿って操作ブロッ
ク７１８へ進める。
【０１１３】操作ブロック７１８に示すように、制御装
置１１６はバレル・シフタ３０６の内容を伝送バッファ
３１２の第３アドレスに書込むよう構成される。伝送バ
ッファ３１２の第３アドレスに書込まれているものは画
素５２６と５２７の合計である。そこで、制御を論理経
路７１９及び７２０に沿って決定ブロック７２１へ進め
る。
【０１１４】決定ブロック７２１に示すように、制御装
置１１６は画素５２７が該セル行の最後の画素かどうか
を確認するよう構成される。この例における画素５２７
は該セル行の最後の画素ではないので、制御を論理経路
７２２に沿って操作ブロック７０４へ進める。
【０１１５】操作ブロック７０４に示すように、制御装
置１１６は補間装置１０４からの次の出力画素を待つよ
う収縮モジュール１０８に指令する。この例における補
間装置１０４からの次の出力画素は画素５２８である。
そこで、制御を決定ブロック７０５へ進める。
【０１１６】決定ブロック７０５に示すように、制御装
置１１６は画素５２８がセル５０３の最初の点かどうか
を確認するよう構成される。この例における画素５２８
はセル５０３の最初の点ではないので、制御を論理経路
７０８に沿って操作ブロック７１０へ進める。
【０１１７】操作ブロック７１０に示すように、制御装
置１１６は伝送バッファ３１２の第３アドレスのの内容
を選択して加算機構３０２に入力するようマルチプレク
サ３１６に指令する。そこで、その内容が画素５２８の
値に加算され、その合計はバレル・シフタ３０６に出力
される。そこで、制御を決定ブロック７１２へ進める。
【０１１８】決定ブロック７１２に示すように、制御装
置１１６は画素５２８がセル５０３の最後の画素かどう
かを確認するよう構成される。画素５２８はセル５０３
の最後の点ではないので、制御を論理経路７１５に沿っ
て操作ブロック７１６へ進める。操作ブロック７１６に
示すように、制御装置１１６はバレル・シフタ３０６を
桁送無位置に設定するよう構成される。そこで、制御を
論理経路７１７に沿って操作ブロック７１８へ進める。
【０１１９】操作ブロック７１８に示すように、制御装
置１１６はバレル・シフタ３０６の内容（画素５２６−
５２８の合計）を伝送バッファ３１２の第３アドレスに
書込むよう構成される。そこで、制御を論理経路７１９
及び７２０に沿って決定ブロック７２１へ進める。
【０１２０】決定ブロック７２１に示すように、制御装
置１１６は画素５２８がセル５０３行の最後の画素かど
うかを確認するよう構成される。画素５２８は該セル５
０３行の最後の点ではないから、制御を論理経路７２２
に沿って操作ブロック７０４へ戻す。
【０１２１】操作ブロック７０４に示すように、制御装
置１１６は補間装置１０４からの次の出力画素を待つよ
う収縮モジュール１０８に指令する。この例における補
間装置１０４からの次の出力画素は画素５２９である。
そして、制御を決定ブロック７０５へ進める。
【０１２２】決定ブロック７０５に示すように、制御装
置１１６は画素５２９がセル５０３の最初の画素かどう
かを確認し、最初の画素ではないので、制御を論理経路
７０８に沿って操作ブロック７１０へ進める。
【０１２３】操作ブロック７１０に示すように、制御装
置１１６は伝送バッファ３１２の第３アドレスの内容を
選択して加算機構３０２に入力するようマルチプレクサ
３１６に指令する。そこで、その内容が画素５２９の値
に加算され、その合計は加算機構３０２からバレル・シ
フタ３０６に出力される。そして、制御を決定ブロック
７１２へ進める。
【０１２４】決定ブロック７１２に示すように、制御装
置１１６は画素５２９がセル５０３の最後の画素かどう
かを確認するよう構成される。画素５２９はその行の最
後の画素であるが、セル５０３の最後の画素ではないの
で、制御を論理経路７１５に沿って操作ブロック７１６
へ進める。
【０１２５】操作ブロック７１６に示すように、制御装
置１１６はバレル・シフタ３０６を桁送無位置に設定す
るよう構成される。そこで制御を論理経路７１７に沿っ
て操作ブロック７１８へ進める。操作ブロック７１８に
示すように、制御装置１１６はバレル・シフタ３０６の
出力（画素５２６−５２９の合計）を伝送バッファ３１
２の第３アドレスに書込むよう構成される。制御を論理
経路７１９及び７２０に沿って決定ブロック７２１へ進
める。
【０１２６】決定ブロック７２１に示すように、制御装
置１１６は画素５２９がセル５０３行の最後の画素かど
うかを確認するよう構成される。画素５２９は実際にセ
ル５０３の行の最後の画素であるから、制御を論理経路
７２３に沿って決定ブロック７２４へ進める。
【０１２７】決定ブロック７２４に示すように、制御装
置１１６はセル５０３がその行の最後のセルかどうかを
確認するよう構成される。セル５０３はその行の最後の
セルであるから、制御を論理経路７２５に沿って操作ブ
ロック７２６へ進める。
【０１２８】操作ブロック７２６に示すように、制御装
置１１６は伝送バッファ３１２のアドレスを初期設定す
る。言い換えると、制御装置１１６はポインタを伝送バ
ッファ３１２の最初のアドレスに再位置付けする。そこ
で、制御を論理経路７２７に沿って操作ブロック７０４
へ進める。
【０１２９】操作ブロック７０４に示すように、制御装
置１１６は補間装置１０４からの次の出力画素を待つよ
う収縮モジュール１０８に指令する。この例における補
間装置１０４からの次の出力画素はセル５０１の画素５
１４である。そこで、制御を決定ブロック７０５へ進め
る。
【０１３０】決定ブロック７０５に示すように、制御装
置１１６は画素５１４がセル５０１の最初の画素かどう
かを確認するよう構成される。画素５１４はセル５０１
の最初の点ではないので、制御を論理経路７０８に沿っ
て操作ブロック７１０へ進める。
【０１３１】操作ブロック７１０に示すように、制御装
置１１６は伝送バッファ３１２の最初のアドレスの内容
が選ばれて加算機構３０２に入力されるようマルチプレ
クサ３１６に指令する。そこで、最初のアドレスの内容
が画素５１４の値に加算され、この合計はバレル・シフ
タ３０６に出力される。そこで、制御を決定ブロック７
１２へ進める。
【０１３２】決定ブロック７１２に示すように、制御装
置１１６は画素５１４がセル５０１の最後の画素かどう
かを確認するよう構成される。画素５１４はセル５０１
の最後の画素ではないので、制御を論理経路７１５に沿
って操作ブロック７１６へ進める。操作ブロック７１６
に示すように、制御装置１１６はバレル・シフタ３０６
を桁送無位置に設定するよう構成される。そこで、制御
を論理経路７１７に沿って操作ブロック７１８へ進め
る。
【０１３３】操作ブロック７１８に示すように、制御装
置１１６はバレル・シフタ３０６の内容（画素５１０−
５１４の合計）を伝送バッファ３１２の最初のアドレス
に書込むよう構成される。そこで制御を論理経路７１９
及び７２０に沿って決定ブロック７２１へ進める。
【０１３４】決定ブロック７２１に示すように、制御装
置１１６は画素５１４がこのセル行の最後の画素かどう
かを確認するよう構成される。この例における画素５１
４はこのセル行の最後の画素ではないから、制御を論理
経路７２２に沿って操作ブロック７０４へ戻す。
【０１３５】操作ブロック７０４に示すように、制御装
置１１６は補間装置１０４からの次の出力画素を待つよ
う収縮モジュール１０８に指令する。この例における補
間装置１０４からの次の出力画素は画素５１５である。
そこで、制御を決定ブロック７０５へ進める。
【０１３６】決定ブロック７０５に示すように、制御装
置１１６は画素５１５がセル５０１の最初の画素かどう
かを確認するよう構成される。画素５１５はセル５０１
の最初の点ではないので、制御を論理経路７０８に沿っ
て操作ブロック７１０へ進める。
【０１３７】操作ブロック７１０に示すように、制御装
置１１６は加算機構３０２に対する入力として伝送バッ
ファ３１２の最初のアドレスの内容を選択するようマル
チプレクサ３１６に指令する。そこで、最初のアドレス
の内容を画素５１５の値に加算され、この合計はバレル
・シフタ３０６に出力される。そこで、制御を決定ブロ
ック７１２へ進める。
【０１３８】決定ブロック７１２に示すように、制御装
置１１６は画素５１５がセル５０１の最後の画素かどう
かを確認するよう構成される。画素５１５はセル５０１
の最後の画素ではないので、制御を論理経路７１５に沿
って操作ブロック７１６へ進める。操作ブロック７１６
に示すように、制御装置１１６はバレル・シフタ３０６
を桁送無位置に設定するよう構成される。そこで、制御
を論理経路７１７に沿って操作ブロック７１８へ進め
る。
【０１３９】操作ブロック７１８に示すように、制御装
置１１６はバレル・シフタ３０６の内容（すなわち、画
素５１０−５１５の合計）を伝送バッファ３１２の最初
のアドレスに書込むよう構成される。そこで、制御を論
理経路７１９及び７２０に沿って決定ブロック７２１へ
進める。
【０１４０】決定ブロック７２１に示すように、制御装
置１１６は画素５１５がこのセル行の最後の画素かどう
かを確認するよう構成される。画素５１５は該このセル
行の最後の点ではないので、制御を論理経路７２２に沿
って操作ブロック７０４へ進める。
【０１４１】操作ブロック７０４に示すように、制御装
置１１６は補間装置１０４からの次の出力画素を待つよ
う収縮モジュール１０８に指令する。この例における補
間装置１０４からの次の出力画素は画素５１６である。
そこで、制御を決定ブロック７０５へ進める。
【０１４２】決定ブロック７０５に示すように、制御装
置１１６は画素５１６がセル５０１の最初の画素かどう
かを確認するよう構成される。画素５１６はセル５０１
の最初の点ではないので、制御を論理経路７０８に沿っ
て操作ブロック７１０へ進める。
【０１４３】操作ブロック７１０に示すように、制御装
置１１６は加算機構３０２に対する入力として伝送バッ
ファ３１２の最初のアドレスの内容を選択するようマル
チプレクサ３１６に指令する。そこで、該最初のアドレ
スの内容が画素５１６の値に加算され、この合計はバレ
ル・シフタ３０６に出力される。そこで、制御を決定ブ
ロック７１２へ進める。
【０１４４】決定ブロック７１２に示すように、制御装
置１１６は画素５１６がセル５０１の最後の画素かどう
かを確認するよう構成される。画素５１６はセル５０１
の最後の画素ではないので、制御を論理経路７１５に沿
って操作ブロック７１６へ進める。操作ブロック７１６
に示すように、制御装置１１６はバレル・シフタ３０６
を桁送無位置に設定するよう構成される。そこで、制御
を論理経路７１７に沿って操作ブロック７１８へ進め
る。
【０１４５】操作ブロック７１８に示すように、制御装
置１１６はバレル・シフタ３０６の出力（画素５１０−
５１６の合計）を伝送バッファ３１２の最初のアドレス
に書込むよう指令する。そこで、制御を論理経路７１９
及び７２０に沿って決定ブロック７２１へ進める。
【０１４６】決定ブロック７２１に示すように、制御装
置１１６は画素５１６がそのセル行の最後のセルかどう
かを確認するよう構成される。この例における画素５１
６はこのセル行の最後の点ではないので、制御を論理経
路７２２に沿って操作ブロック７０４へ戻す。
【０１４７】操作ブロック７０４に示すように、制御装
置１１６は補間装置１０４からの次の出力画素を待つよ
う収縮モジュール１０８に指令する。この例における補
間装置１０４からの次の出力画素は画素５１７である。
そこで、制御を決定ブロック７０５へ進める。
【０１４８】決定ブロック７０５に示すように、制御装
置１１６は画素５１７がセル５０１の最初の画素かどう
かを確認するよう構成される。画素５１７はセル５０１
の最初の点ではないので、制御を論理経路７０８に沿っ
て操作ブロック７１０へ進める。
【０１４９】操作ブロック７１０に示すように、制御装
置１１６は加算機構３０２に入力するため、伝送バッフ
ァ３１２の最初のアドレスの内容を選択するようマルチ
プレクサ３１６に指令する。そこで、該最初のアドレス
の内容が画素５１７の値に加算され、この合計はバレル
・シフタ３０６に出力される。そこで、制御を決定ブロ
ック７１２へ進める。
【０１５０】決定ブロック７１２に示すように、画素５
１７がセル５０１の最後の画素かどうかを確認するよう
構成される。この例における画素５１７は実際にセル５
０１の最後の画素であるから、制御を論理経路７１３に
沿って操作ブロック７１４へ進める。
【０１５１】操作ブロック７１４に示すように、制御装
置１１６は（ｑx ＋ｑy ）に等しい桁送りを実行するよ
うバレル・シフタ３０６に指令するよう構成される。こ
の例におけるｑx は２であり、ｑyは１であるから、バ
レル・シフタ３０６はそこで３桁送りに等しい除数８
（２3 ＝８）により画素の全合計５１０−５１５を割算
するよう設定される。それからわかるように、ｑx ＋ｑ
y であるから、セル５０１の列長さ及び行長さは２の累
乗に設定されるので、セル５０１に含まれている画素の
割算は複雑な掛算及び（又は）割算回路ではなく、簡単
なバレル・シフタで実行することができる。そこで、制
御を論理経路７５０に沿って操作ブロック７５２へ進め
る。
【０１５２】操作ブロック７５２に示すように、制御装
置１１６はセル５０１の画素の合計値をフレーム・バッ
ファ１１２のＸ1 Ｙ1 アドレス（図に示していない）に
書込むよう構成される。この出力画素は図６に示すよう
に出力画素５６０と称する。そこで、制御を論理経路７
５４に沿って決定ブロック７５６へ進める。
【０１５３】決定ブロック７５６に示すように、制御装
置１１６は出力画素５６０がフレーム・バッファのウイ
ンドウ行の最後の出力画素かどうかを確認するよう構成
される。この例における出力画素５６０はフレーム・バ
ッファ・ウインドウの最後の点ではないので、制御を論
理経路７５８に沿って操作ブロック７６０へ進める。
【０１５４】操作ブロック７６０に示すように、制御装
置１１６はＸ1 からＸ2 までフレーム・バッファのＸア
ドレスを増加するよう構成される。そこで制御を論理経
路７６２及び７２０に沿って決定ブロック７２１へ進め
る。決定ブロック７２１に示すように、制御装置１１６
は画素５１７がセル５０１行の最後の画素かどうかを確
認するよう構成される。画素５１７はセル５０１行の最
後の点であるから、制御を論理経路７２３に沿って決定
ブロック７２４へ進める。
【０１５５】決定ブロック７２４に示すように、制御装
置１１６はセル５０１がそのセル行の最後のセルかどう
かを確認するよう構成される。セル５０１は該セル行の
最後のセルではないので、制御を論理経路７２８に沿っ
て操作ブロック７２９へ進める。
【０１５６】操作ブロック７２９に示すように、制御装
置１１６は伝送バッファ３１２のアドレスを第１のアド
レスから第２のアドレスに増加するよう構成される。第
２のアドレスは画素５１８−５２１の値を記憶し、今も
又セル５０２の第２行の残りの画素がこのアドレス位置
に加算されるだろうということを思い出そう。そこで、
制御を操作ブロック７０４へ進める。
【０１５７】操作ブロック７０４に示すように、制御装
置１１６は補間装置１０４からの次の出力画素を待つよ
う収縮モジュール１０８に指令する。この例における次
の出力画素はセル５０２の画素５２２である。そこで、
制御を決定ブロック７０５へ進める。
【０１５８】決定ブロック７０５に示すように、制御装
置１１６は画素５２２がセル５０２の最初の点かどうか
を確認するよう構成される。画素５２２はセル５０２の
最初の点ではないので、制御を論理経路７０８に沿って
操作ブロック７１０へ進める。
【０１５９】操作ブロック７１０に示すように、制御装
置１１６は伝送バッファ３１２の第２アドレスの内容を
選択して加算機構３０２に入力するようマルチプレクサ
３１６に指令する。そこで、画素５２２の値がその内容
に加算され、その合計はバレル・シフタ３０６に出力さ
れる。そこで、制御を決定ブロック７１２へ進める。
【０１６０】決定ブロック７１２に示すように、制御装
置１１６は画素５２２がセル５０２の最後の画素かどう
かを確認するよう構成される。画素５２２はセル５０２
の最後の点ではないので、制御を論理経路７１５に沿っ
て操作ブロック７１６へ進める。操作ブロック７１６に
示すように、制御装置１１６はバレル・シフタ３０６を
桁送無位置に設定するよう構成される。そして、制御を
論理経路７１７に沿って操作ブロック７１８へ進める。
【０１６１】操作ブロック７１８に示すように、制御装
置１１６はバレル・シフタ３０６の出力（画素５１８−
５２２の合計）を伝送バッファ３１２の第２アドレスに
書込むよう構成される。そこで、制御を論理経路７１９
及び７２０に沿って決定ブロック７２１へ進める。
【０１６２】決定ブロック７２１に示すように、制御装
置１１６は画素５２２がセル５０２行の最後の画素かど
うかを確認するよう構成される。画素５２２はセル５０
２行の最後の画素ではないから、制御を論理経路７２２
に沿って操作ブロック７０４へ進める。
【０１６３】操作ブロック７０４に示すように、制御装
置１１６は補間装置１０４からの次の出力画素を待つよ
う収縮モジュール１０８に指令する。この例における補
間装置１０４からの次の出力画素は画素５２３である。
そして、制御を決定ブロック７０５へ進める。
【０１６４】決定ブロック７０５に示すように、制御装
置１１６は画素５２３がセル５０２の最初の画素かどう
かを確認するよう構成される。画素５２３はセル５０２
の最初の画素ではないので、制御を論理経路７０８に沿
って操作ブロック７１０へ進める。
【０１６５】操作ブロック７１０に示すように、制御装
置１１６は伝送バッファ３１２のアドレス２の内容を選
択してそれを加算機構３０２に入力するようマルチプレ
クサ３１６に指令する。そこで、画素５２３の値がアド
レス２の内容に加算され、その合計はバレル・シフタ３
０６に出力される。そこで、制御を決定ブロック７１２
へ進める。
【０１６６】決定ブロック７１２に示すように、制御装
置１１６は画素５２３がセル５０２の最後の画素かどう
かを確認するよう構成される。画素５２３はセル５０２
の最後の画素ではないから、制御を論理経路７１５に沿
って操作ブロック７１６へ進める。操作ブロック７１６
に示すように、制御装置１１６はバレル・シフタ３０６
を桁送無位置に設定するよう構成される。そこで、制御
を論理経路７１７に沿って操作ブロック７１８へ進め
る。
【０１６７】操作ブロック７１８に示すように、制御装
置１１６はバレル・シフタ３０６の出力（画素５１８−
５２３の合計）を伝送バッファ３１２の第２アドレスに
書込むよう構成される。そこで、制御を論理経路７１９
及び７２０に沿って決定ブロック７２１へ進める。
【０１６８】決定ブロック７２１に示すように、制御装
置１１６は画素５２３がセル５０２行の最後の画素かど
うかを確認するよう構成される。画素５２３はセル５０
２の行の最後の画素ではないので、制御を論理経路７２
２に沿って操作ブロック７０４へ進める。
【０１６９】操作ブロック７０４に示すように、制御装
置１１６は補間装置１０４からの次の出力画素を待つよ
う収縮モジュール１０８に指令する。この例における補
間装置１０４からの次の出力画素は画素５２４である。
そこで、制御を決定ブロック７０５へ進める。
【０１７０】決定ブロック７０５に示すように、制御装
置１１６は画素５２４がセル５０２の最初の画素かどう
かを確認するよう構成される。画素５２４はセル５０２
の最初の画素ではないので、制御を論理経路７０８に沿
って操作ブロック７１０へ進める。
【０１７１】操作ブロック７１０に示すように、制御装
置１１６は伝送バッファ３１２の第２アドレスの内容を
選択して加算機構３０２に入力するようマルチプレクサ
３１６に指令する。そこで、画素５２４の値がそれに加
算され、その合計はバレル・シフタ３０６に出力され
る。そこで、制御を決定ブロック７１２へ進める。
【０１７２】決定ブロック７１２に示すように、制御装
置１１６は画素５２４がセル５０２の最後の画素かどう
かを確認するよう構成される。画素５２４はセル５０２
の最後の画素ではないから、制御を論理経路７１５に沿
って操作ブロック７１６へ進める。操作ブロック７１６
に示すように、制御装置１１６はバレル・シフタ３０６
を桁送無位置に設定するよう構成される。そこで、制御
を論理経路７１７に沿って操作ブロック７１８へ進め
る。
【０１７３】操作ブロック７１８に示すように、制御装
置１１６はバレル・シフタ３０６の出力（すなわち、画
素５１８−５２４の合計）を伝送バッファ３１２の第２
アドレスに書込むよう設定される。そこで、制御を論理
経路７１９及び７２０に沿って決定ブロック７２１へ進
める。
【０１７４】決定ブロック７２１に示すように、制御装
置１１６は画素５２４がセル５０２行の最後の画素かど
うかを確認するよう構成される。画素５２４はセル５０
２行の最後の点ではないので、制御を論理経路７２２に
沿って操作ブロック７０４へ進める。
【０１７５】操作ブロック７０４に示すように、制御装
置１１６は補間装置１０４からの次の出力画素を待つよ
う収縮モジュール１０８に指令する。この例において
は、補間装置１０４からの次の出力画素は画素５２５で
ある。そこで、制御を決定ブロック７０５へ進める。
【０１７６】決定ブロック７０５に示すように、制御装
置１１６は画素５２５がセル５０２の最初の画素かどう
かを確認するよう構成される。画素５２５はセル５０２
の最初の画素ではないので、制御を論理経路７０８に沿
って操作ブロック７１０へ進める。
【０１７７】操作ブロック７１０に示すように、制御装
置１１６は伝送バッファ３１２の第２アドレスの内容を
選択してそれを加算機構３０２に入力するようマルチプ
レクサ３１６に指令する。そこで、画素５２５の値が第
２アドレスの内容に加算され、この合計はバレル・シフ
タ３０６に出力される。そこで、制御を決定ブロック７
１２へ進める。
【０１７８】決定ブロック７１２に示すように、制御装
置１１６は画素５２５がセル５０２の最後の画素かどう
かを確認するよう構成される。画素５２５は実際にセル
５０２の最後の画素であるから、制御を論理経路７１３
に沿って操作ブロック７１４へ進める。
【０１７９】操作ブロック７１４に示すように、制御装
置１１６はバレル・シフタ３０６に桁送り（ｑx ＋
ｑy ）を設定するよう構成される。この例における対象
とするセルは４×２セルであるから、８の割算及び（又
は）３桁送りをバレル・シフタ３０６に設定するであろ
う。そこで、制御を論理経路７５０に沿って操作ブロッ
ク７５２へ進める。
【０１８０】操作ブロック７５２に示すように、制御装
置１１６はバレル・シフタ３０６の出力（すなわち、画
素５１８−５２５の合計に対する平均値）をＸ2 ，Ｘ1
であるフレーム・バッファ１１２の現アドレスに書込む
よう構成される。この点は出力画素５６２として図６に
示す。そこで、制御を論理経路７５４に沿って決定ブロ
ック７５６へ進める。
【０１８１】決定ブロック７５６に示すように、制御装
置１１６は出力画素５６２がフレーム・バッファのウイ
ンドウ行の最後の点かどうかを確認するよう構成され
る。出力画素５６２は該フレーム・バッファ・ウインド
ウ行の最後の点ではないので、制御を論理経路７５８に
沿って操作ブロック７６０へ進める。
【０１８２】操作ブロック７６０に示すように、制御装
置１１６はフレーム・バッファ１１２のＸアドレス（こ
の場合Ｘ2 ，Ｘ1 からＸ3 ，Ｘ1 まで）を増加するよう
構成される。そこで、制御を論理経路７６２及び７２０
に沿って決定ブロック７２１へ進める。決定ブロック７
２１に示すように、制御装置１１６は画素５２５がセル
５０２行の最後の画素かどうかを確認するよう構成され
る。画素５２５はセル５０２行の最後の画素であるか
ら、制御を論理経路７２３に沿って決定ブロック７２４
へ進める。
【０１８３】決定ブロック７２４に示すように、制御装
置１１６はセル５０２がその行の最後のセルかどうかを
確認するよう構成される。セル５０２は該行の最後のセ
ルではないので、制御を論理経路７２８に沿って操作ブ
ロック７２９へ進める。
【０１８４】操作ブロック７２９に示すように、制御装
置１１６は伝送バッファ３１２のアドレスをセル５０３
の画素の値に対応するようアドレス位置２からアドレス
位置３に増加するよう構成される。そこで、制御を操作
ブロック７０４へ進める。
【０１８５】操作ブロック７０４に示すように、制御装
置１１６は補間装置１０４からの次の画素を待つよう収
縮モジュール１０８に指令するよう構成される。この例
において、補間装置１０４から出力する次の画素はセル
５０３の画素５３０である。そこで、制御を決定ブロッ
ク７０５へ進める。
【０１８６】決定ブロック７０５に示すように、制御装
置１１６は画素５３０がセル５０３の最初の画素かどう
かを確認するよう構成される。画素５３０はセル５０３
の最初の画素ではないので、制御を論理経路７０８に沿
って操作ブロック７１０へ進める。
【０１８７】操作ブロック７１０に示すように、制御装
置１１６は伝送バッファ３１２の第３アドレスの内容を
選択してそれを加算機構３０２に入力するようマルチプ
レクサ３１６に指令する。そこで、画素５３０の値が第
３アドレスの内容に加算され、その合計はバレル・シフ
タ３０６に出力される。そこで、制御を決定ブロック７
１２へ進める。
【０１８８】決定ブロック７１２に示すように、制御装
置１１６は画素５３０がセル５０３の最後の画素かどう
かを確認するよう構成される。画素５３０はセル５０３
の最後の画素ではないので、制御を論理経路７１５に沿
って操作ブロック７１６へ進める。操作ブロック７１６
に示すように、制御装置１１６はバレル・シフタ３０６
を桁送無位置に設定するよう構成される。そこで、制御
を論理経路７１７に沿って操作ブロック７１８へ進め
る。
【０１８９】操作ブロック７１８に示すように、制御装
置１１６はバレル・シフタ３０６の出力（すなわち、画
素５２６−５３０の合計）を伝送バッファ３１２の第３
アドレスに書込むよう構成される。そこで、制御を論理
経路７１９及び７２０に沿って決定ブロック７２１へ進
める。
【０１９０】決定ブロック７２１に示すように、制御装
置１１６は画素５３０がセル５０３行の最後の画素かど
うかを確認するよう構成される。画素５３０はセル５０
３行の最後の画素ではないので、制御を論理経路７２２
に沿って操作ブロック７０４へ進める。
【０１９１】操作ブロック７０４に示すように、制御装
置１１６は補間装置１０４から出力される次の画素を待
つよう収縮モジュール１０８に指令する。この例におい
て、補間装置１０４から出力する次の画素は画素５３１
である。そこで、制御を決定ブロック７０５へ進める。
【０１９２】決定ブロック７０５に示すように、制御装
置１１６は画素５３１がセル５０３の最初の画素かどう
かを確認するよう構成される。画素５３１はセル５０３
の最初の画素ではないので、制御を論理経路７０８に沿
って操作ブロック７１０へ進める。
【０１９３】操作ブロック７１０に示すように、制御装
置１１６は伝送バッファ３１２の第３アドレスの内容を
選択してそれを加算機構３０２に入力するようマルチプ
レクサ３１６に指令する。そこで、画素５３１の値が第
３アドレスの内容に加算され、その合計はバレル・シフ
タ３０６に出力される。そして、制御を決定ブロック７
１２へ進める。
【０１９４】決定ブロック７１２に示すように、制御装
置１１６は画素５３１がセル５０３の最後の画素かどう
かを確認するよう構成される。画素５３１はセル５０３
の最後の画素ではないから、制御を論理経路７１５に沿
って操作ブロック７１６へ進める。操作ブロック７１６
に示すように、制御装置１１６はバレル・シフタ３０６
を桁送無位置に設定するよう構成される。そして、制御
を論理経路７１７に沿って操作ブロック７１８へ進め
る。
【０１９５】操作ブロック７１８に示すように、制御装
置１１６はバレル・シフタ３０６の出力（すなわち、画
素５２６−５３１の合計）を伝送バッファ３１２の第３
アドレスに書込むよう構成される。そして、制御を論理
経路７１９及び７２０に沿って決定ブロック７２１へ進
める。
【０１９６】決定ブロック７２１に示すように、制御装
置１１６は画素５３１がセル５０３行の最後の画素かど
うかを確認するよう構成される。画素５３１はセル５０
３行の最後の画素ではないので、制御を論理経路７２２
に沿って操作ブロック７０４へ進める。
【０１９７】操作ブロック７０４に示すように、制御装
置１１６は補間装置１０４から出力される次の画素を待
つよう収縮モジュール１０８に指令する。この例におい
て、補間装置１０４から出力される次の画素は画素５３
２である。そして、制御を決定ブロック７０５へ進め
る。
【０１９８】決定ブロック７０５に示すように、制御装
置１１６は画素５３２がセル５０３の最初の画素かどう
かを確認するよう構成される。画素５３２がセル５０３
の最初の画素ではないので、制御を論理経路７０８に沿
って操作ブロック７１０へ進める。
【０１９９】操作ブロック７１０に示すように、制御装
置１１６は伝送バッファ３１２の第３アドレスの内容を
選択してそれを加算機構３０２に入力するようマルチプ
レクサ３１６に指令する。そこで、画素５３２の値が第
３アドレスの内容に加算され、この合計はバレル・シフ
タ３０６に出力される。そして、制御を決定ブロック７
１２へ進める。
【０２００】決定ブロック７１２に示すように、制御装
置１１６は画素５３２がセル５０３の最後の画素かどう
かを確認するよう構成される。画素５３２はセル５０３
の最後の画素ではないので、制御を論理経路７１５に沿
って操作ブロック７１６へ進める。操作ブロック７１６
に示すように、制御装置１１６はバレル・シフタ３０６
を桁送無位置に設定するよう構成される。そして、制御
を論理経路７１７に沿って操作ブロック７１８へ進め
る。
【０２０１】操作ブロック７１８に示すように、制御装
置１１６はバレル・シフタ３０６の出力（すなわち、画
素５２６−５３２の合計）を伝送バッファ３１２の第３
アドレス位置に書込むよう構成される。そこで、制御を
論理経路７１９及び７２０に沿って決定ブロック７２１
へ進める。
【０２０２】決定ブロック７２１に示すように、制御装
置１１６は画素５３２がセル５０３行の最後の画素かど
うかを確認するよう構成される。画素５３２はそのセル
行の最後の画素ではないので、制御を論理経路７２２に
沿って操作ブロック７０４へ進める。
【０２０３】操作ブロック７０４に示すように、制御装
置１１６は補間装置１０４から出力される次の画素を待
つよう収縮モジュール１０８に指令する。この例におい
ては、補間装置１０４から出力される次の画素は画素５
３３である。そこで、制御を決定ブロック７０５へ進め
る。
【０２０４】決定ブロック７０５に示すように、制御装
置１１６は画素５３３がセル５０３の最初の画素かどう
かを確認するよう構成される。画素５３３はセル５０３
の最初の点ではないので、制御を論理経路７０８に沿っ
て操作ブロック７１０へ進める。
【０２０５】操作ブロック７１０に示すように、制御装
置１１６は伝送バッファ３１２の第３アドレスの内容を
選択してそれを加算機構３０２に入力するようマルチプ
レクサ３１６に指令する。そこで、画素５３３の値が第
３アドレスの内容に加算され、この合計はバレル・シフ
タ３０６に出力される。そして、制御を決定ブロック７
１２へ進める。
【０２０６】決定ブロック７１２に示すように、制御装
置１１６は画素５３３がセル５０３の最後の画素かどう
かを確認するよう構成される。画素５３３は実際にセル
５０３の最後の画素であるから、制御を論理経路７１３
に沿って操作ブロック７１４へ進める。
【０２０７】操作ブロック７１４に示すように、制御装
置１１６はバレル・シフタ３０６に桁送り（ｑx ＋
ｑy ）か、又はこの例においては除数８の割算か３の桁
送りを設定するよう構成される。そこで、制御を論理経
路７５０に沿って操作ブロック７５２へ進める。
【０２０８】操作ブロック７５２に示すように、制御装
置１１６はバレル・シフタの出力（すなわち、画素５２
６−５３３の合計の平均）をＸ3 ，Ｘ1 であろうフレー
ム・バッファ１１２の現アドレスに書込むよう構成され
る。この出力画素は出力画素５６４として図６に示す。
そこで、制御を論理経路７５４に沿って決定ブロック７
５６へ進める。
【０２０９】決定ブロック７５６に示すように、制御装
置１１６は出力画素５６４がフレーム・バッファ１１２
のウインドウ行の最後の点かどうかを確認するよう構成
される。この例における出力画素５６４は実際にフレー
ム・バッファ１１２ウインドウの最後の点であるから、
制御を論理経路７６４に沿って決定ブロック７６６へ進
める。
【０２１０】決定ブロック７６６に示すように、制御装
置１１６は出力画素５６４がフレーム・バッファ１１２
ウインドウの最後の出力画素であるかどうかを確認する
よう構成される。出力画素５６４がフレーム・バッファ
１１２で発生されるべき最後の出力画素ではないので、
制御を論理経路７６８に沿って操作ブロック７７０へ進
める。
【０２１１】操作ブロック７７０に示すように、制御装
置１１６は前のＸ3，Ｙ1 からＸ3 ，Ｙ2 にフレーム・
バッファ１１２のＹアドレスを増加するよう構成され
る。そこで、制御を論理経路７７２に沿って操作ブロッ
ク７７４へ進める。
【０２１２】操作ブロック７７４に示すように、制御装
置１１６はフレーム・バッファ１１２のＸアドレスを初
期設定する。言い換えると、フレーム・バッファのＸア
ドレスはＸ3 からＸ1 に変換されるべきである。現在の
フレーム・バッファ１１２のアドレスはＸ1 ，Ｙ2 であ
る。そこで、制御を論理経路７２０に沿って決定ブロッ
ク７２１へ進める。
【０２１３】決定ブロック７２１に示すように、制御装
置１１６は画素５３３がセル５０３行の最後の画素かど
うかを確認するよう構成される。画素５３３はセル５０
３行の最後の画素であるから、制御を論理経路７２３に
沿って決定ブロック７２４へ進める。
【０２１４】決定ブロック７２４に示すように、制御装
置１１６はセル５０３がその行の最後のセルかどうかを
確認するよう構成される。セル５０３は実際にその行の
最後のセルであるから、制御を論理経路７２５に沿って
操作ブロック７２６へ進める。
【０２１５】操作ブロック７２６に示すように、制御装
置１１６は伝送バッファ３１２のアドレスを最初のアド
レス位置に初期設定するよう構成される。現在、画素５
１０乃至５１７の合計の内容は伝送バッファ３１２の最
初のアドレスに記憶されているということを思い出そ
う。しかし、伝送バッファ３１２の最初のアドレスはセ
ル５０４に置かれた画素の値によって書換えられるであ
ろう。そこで、制御を論理経路７２７に沿って操作ブロ
ック７０４へ進める。
【０２１６】操作ブロック７０４に示すように、制御装
置１１６は補間装置１０４から出力する次の画素を待つ
よう収縮モジュール１０８に指令する。この例におい
て、補間装置１０４から出力する次の画素はセル５０４
の画素５３４である。そして、制御を決定ブロック７０
５へ進める。
【０２１７】決定ブロック７０５に示すように、制御装
置１１６は画素５３４がセル５０４の最初の画素かどう
かを確認するよう構成される。画素５３４は実際にセル
５０４の最初の画素であるから、制御を論理経路７０６
に沿って操作ブロック７０７へ進める。
【０２１８】操作ブロック７０７に示すように、制御装
置１１６は論理“０”を選択するようマルチプレクサ３
１６に指令して、それを加算機構３０２に入力し、画素
５３４の値に加算するよう構成される。この合計はバレ
ス・シフタ３０６に出力される。そして、制御を決定ブ
ロック７１２へ進める。
【０２１９】決定ブロック７１２に示すように、制御装
置１１６は画素５３４がセル５０４の最後の画素かどう
かを確認するよう構成される。画素５３４はセル５０４
の最後の画素ではないので、制御を論理経路７１５に沿
って操作ブロック７１６へ進める。
【０２２０】当業者にとって明らかなように、セル５０
１、５０２及び５０３に対して実行した処理はセル５０
３、５０５及び５０６に対しても同様な方法で適用する
ことができるので、これ以上詳細な分析及び説明は行わ
ない。すなわち、出力画素５６６はフレーム・バッファ
１１２のＸ1 ，Ｙ2 アドレスから発生し、セル５０２の
画素５３４−５４０の平均値に相当するということをい
うのみで十分である。同様に出力画素５６８はフレーム
・バッファ１１２のアドレス位置Ｘ2 ，Ｙ2 に記憶さ
れ、発生するであろう。出力画素５６８はセル５０５の
画素５４２−５４９の平均に相当する。同様に、出力画
素５７０はフレーム・バッファ１１２のアドレス位置Ｘ
3 ，Ｙ2 に記憶され、発生するであろう。出力画素５７
０はセル５０６の画素５５０−５５７の平均に相当す
る。
【０２２１】決定ブロック７６６に示すように、ひとた
び出力画素５７０がフレーム・バッファ１１２の位置に
書込まれると、制御装置１１６は出力画素５７０がフレ
ーム・バッファ１１２のウインドウに対して発生される
べき最後の出力画素であるかどうかを確認し、制御を論
理経路７７６に沿って最終ブロック７７８へ進め、そこ
で制御装置１１６の動作は完了する。
【０２２２】IV．代替実施例 この発明は多くの代替実施例を包含する。かかる代替実
施例の１つは、それに限定するものではないが、次に説
明するものを含む。 ・図５と図６のセルは互いに重複してよい。 ・平均は簡単なものではなく、重み付け平均にする。あ
る種の掛算及び（又は）割算が必要かもしれない。 ・セルの平均化処理中、ある位取機構を使用して、加算
機構３０２、バレル・シフタ３０６、マルチプレクサ３
１６、及び伝送バッファ３１２の幅（ビットの数）を減
縮する。例えば、位取りは、データが補間装置１０４か
ら出力されるときに画素基準で、又はセル行を平均化
し、伝送バッファ３１２に部分結果を累積する前にそれ
を位取りすることによって行基準で行うことができる。 以上、本発明は好ましい実施例に基づいて説明したが、
本発明はそれのみでなく、本発明の理念に沿い種々変更
可能なことは当然である。
【０２２３】
【発明の効果】本発明は、上記の如く構成したことによ
り、従来の課題を解決して、非常に簡単な回路構成によ
り、隣接画素に含まれている情報を反影させることがで
きるディジタル・イメージの減縮を達成可能にすること
ができた。
【図面の簡単な説明】
【図１】本発明のアーキテクチャの一実施例を示すハイ
レベル・ブロック図。
【図２】本発明の動作の一実施例を示すハイレベル流れ
図。
【図３】本発明のアーキテクチャをより詳細に例示する
ハイレベル・ブロック図。
【図４】分図ａ乃至ｃは位取係数３／１０によって減縮
された一次元イメージの説明図であり、分図ｄは分図ａ
乃至ｃの構成を示す図。
【図５】Ｘ方向に１／４、Ｙ方向に１／２の位取係数に
よって減縮された二次元イメージを例示する（図８及び
図９でより詳細に説明する）説明図。
【図６】Ｘ方向に１／４、Ｙ方向に１／２の位取係数に
よって減縮された二次元イメージを例示する（図８及び
図９でより詳細に説明する）説明図。
【図７】減縮処理において使用されるセルの説明図。
【図８】本発明のアーキテクチャを制御する制御装置の
動作を示すハイレベル流れ図。
【図９】本発明のアーキテクチャを制御する制御装置の
動作を示すハイレベル流れ図。
【図１０】図８と図９の流れ図の結合方法を示す図。
【符号の説明】
１００ イメージ位取回路 １０２ イメージ・バッファ １０４ 補間装置モジュール １０８ 収縮モジュール １１２ フレーム・バッファ １１６ 制御装置 ３０２ 加算機構 ３０６ バレル・シフタ ３１２ 伝送バッファ
フロントページの続き (72)発明者 ジヨルジ・ゴンザレス−ロウピース スペイン国、セイビラヤ 41927、メイレ ナ・デル・エルジヤラフエ、マナーグワ 19番地 (72)発明者 ジヤーンカルロ・ペータージ イタリア国、ミラノ 20127、ビア・チー． チー．ベニニ 34番地

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 位取係数Ｇによって第１のディジタル・
    イメージの大きさを第２のディジタル・イメージに減縮
    する装置であって、 （ａ）第１の位取係数Ｇ１により前記第１のディジタル
    ・イメージを拡大して、位取りされた第１のイメージを
    表わす中間ディジタル・イメージを出力するよう構成し
    た補間装置モジュールと、 （ｂ）前記補間装置モジュールから出力した中間ディジ
    タル・イメージを２の累乗から成る第２の位取係数Ｇ２
    によって減縮することにより、第２のディジタル・イメ
    ージを発生するよう構成した収縮モジュールとから成る
    ディジタル・イメージ減縮装置。
  2. 【請求項２】 前記第１の位取係数は１より大きいか１
    に等しい指定した如何なる係数でもよいことを特徴とす
    る請求項１記載のディジタル・イメージ減縮装置。
  3. 【請求項３】 前記中間ディジタル・イメージは各々が
    ２の累乗に等しい長さのＭ行及びＮ列の画素を有する複
    数のセルに分割されることを特徴とする請求項２記載の
    ディジタル・イメージ減縮装置。
  4. 【請求項４】 前記収縮モジュールは前記複数のセルの
    各々における複数の画素を加えるよう構成した加算機構
    を含むことを特徴とする請求項３記載のディジタル・イ
    メージ減縮装置。
  5. 【請求項５】 前記収縮モジュールは更に前記加算機構
    により合計した複数の画素の平均値を出力するバレル・
    シフタを含むことを特徴とする請求項４記載のディジタ
    ル・イメージ減縮装置。
  6. 【請求項６】 前記補間装置は電子回路で構成すること
    を特徴とする請求項１記載のディジタル・イメージ減縮
    装置。
  7. 【請求項７】 前記収縮モジュールは電子回路で構成す
    ることを特徴とする請求項１記載のディジタル・イメー
    ジ減縮装置。
  8. 【請求項８】 位取係数Ｇにより大きさを第１のディジ
    タル・イメージから第２のディジタル・イメージに減縮
    する装置であって、 （ａ）第１の位取係数Ｇ１により前記第１のディジタル
    ・イメージを拡大し、対応する中間ディジタル・イメー
    ジを出力する第１の手段と、 （ｂ）前記第１の手段から出力した前記中間ディジタル
    ・イメージを２の累乗から成る第２の位取係数Ｇ２によ
    り収縮して、第２のディジタル・イメージを発生する第
    ２の手段とから成るディジタル・イメージ減縮装置。
  9. 【請求項９】 前記第１の位取係数は１より大きいか１
    に等しい指定した如何なる係数でもよいことを特徴とす
    る請求項８記載のディジタル・イメージ減縮装置。
  10. 【請求項１０】 前記中間ディジタル・イメージは各々
    が２の累乗に等しい長さのＭ行及びＮ列の画素を有する
    複数のセルに分割されることを特徴とする請求項９記載
    のディジタル・イメージ減縮装置。
  11. 【請求項１１】 前記拡大する第１の手段は補間装置か
    ら成ることを特徴とする請求項１０記載のディジタル・
    イメージ減縮装置。
  12. 【請求項１２】 前記収縮する第２の手段は収縮モジュ
    ールから成ることを特徴とする請求項１１記載のディジ
    タル・イメージ減縮装置。
  13. 【請求項１３】 前記収縮モジュールは前記複数のセル
    の各々における複数の画素を加えるよう構成した加算機
    構を含むことを特徴とする請求項１２記載のディジタル
    ・イメージ減縮装置。
  14. 【請求項１４】 前記収縮モジュールは更に前記加算機
    構によって合計した複数の画素の平均値を出力するバレ
    ル・シフタを含むことを特徴とする請求項１３記載のデ
    ィジタル・イメージ減縮装置。
  15. 【請求項１５】 イメージ・プロセッサにおいて、位取
    係数Ｇにより第１のディジタル・イメージを第２のディ
    ジタル・イメージに位取りする方法であって、 （ａ）位取係数Ｇ１により前記第１のイメージを拡大
    し、 （ｂ）Ｇ＝Ｇ１×Ｇ２ の総合的拡大に対し、２の累乗
    から成る第２の位取係数Ｇ２により前記拡大したイメー
    ジを収縮する各工程を含むことを特徴とする位取方法。
JP4023400A 1991-05-08 1992-01-14 デイジタル・イメージ減縮装置及び方法 Pending JPH0520452A (ja)

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