JPH0695152A - 液晶駆動用半導体装置 - Google Patents
液晶駆動用半導体装置Info
- Publication number
- JPH0695152A JPH0695152A JP24786492A JP24786492A JPH0695152A JP H0695152 A JPH0695152 A JP H0695152A JP 24786492 A JP24786492 A JP 24786492A JP 24786492 A JP24786492 A JP 24786492A JP H0695152 A JPH0695152 A JP H0695152A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- film
- storage capacitor
- liquid crystal
- metal film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】
【目的】 保持容量形成のための別の絶縁膜を使用する
必要がなく、開口率を減少させることなく十分な保持容
量を得る。 【構成】 透光性基板上に半導体と表示電極と配線を形
成した液晶駆動用半導体装置において、透明電極の一部
に金属膜が積層され、金属膜が積層された部分がゲート
電極および走査線の配線を形成し、金属膜が積層されて
いない透明電極部分がゲート絶縁膜を介して走査線の隣
接する薄膜トランジスタの表示電極と電荷保持用のコン
デンサを形成していることを特徴とする。
必要がなく、開口率を減少させることなく十分な保持容
量を得る。 【構成】 透光性基板上に半導体と表示電極と配線を形
成した液晶駆動用半導体装置において、透明電極の一部
に金属膜が積層され、金属膜が積層された部分がゲート
電極および走査線の配線を形成し、金属膜が積層されて
いない透明電極部分がゲート絶縁膜を介して走査線の隣
接する薄膜トランジスタの表示電極と電荷保持用のコン
デンサを形成していることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は電荷保持用のコンデンサ
を備えた液晶駆動用半導体装置に関するものである。
を備えた液晶駆動用半導体装置に関するものである。
【０００２】
【従来の技術】図８はツィストネマテック液晶に用いら
れている薄膜トランジスタ（ＴＦＴ）を使ったアクティ
ブマトリックス型液晶の駆動素子の１つの等価回路を示
す図である。スイッチング用のＴＦＴのゲート電極
（Ｇ）に走査線２１を、ソース電極（Ｓ）に信号線２２
をそれぞれ接続し、ドレイン電極（Ｄ）に液晶素子（Ｌ
Ｃ）２３の表示電極を接続してコモン電極２４との間で
液晶に電圧を印加し駆動する。この時の走査線、信号線
およびドレイン電極の各電圧の一般的な波形は図１０に
示すようなものである。図１０（ａ）は走査線の信号で
ＴＦＴのゲートパルス波形、図１０（ｂ）は信号線２２
の信号波形でＴＦＴのソースパルス波形、図１０（ｃ）
はＴＦＴのドレイン電圧波形である。
れている薄膜トランジスタ（ＴＦＴ）を使ったアクティ
ブマトリックス型液晶の駆動素子の１つの等価回路を示
す図である。スイッチング用のＴＦＴのゲート電極
（Ｇ）に走査線２１を、ソース電極（Ｓ）に信号線２２
をそれぞれ接続し、ドレイン電極（Ｄ）に液晶素子（Ｌ
Ｃ）２３の表示電極を接続してコモン電極２４との間で
液晶に電圧を印加し駆動する。この時の走査線、信号線
およびドレイン電極の各電圧の一般的な波形は図１０に
示すようなものである。図１０（ａ）は走査線の信号で
ＴＦＴのゲートパルス波形、図１０（ｂ）は信号線２２
の信号波形でＴＦＴのソースパルス波形、図１０（ｃ）
はＴＦＴのドレイン電圧波形である。
【０００３】一般に、液晶表示画面は１秒間に６０回切
り換えられるので、図１０（ａ）のゲートパルス波形は
１６．７ｍｓｅｃ周期となる。例えば、４８０×６４０
ドット白黒画面で線順次で駆動した場合、１つの走査線
の走査信号幅は１６．７÷４８０≒３０μｓｅｃとな
る。液晶は絶縁体であり、蓄積される電荷が放電されな
いので交流駆動する必要があり、そのためソースパルス
波形は、図１０（ｂ）に示すように交互に正負の信号が
加えられる。
り換えられるので、図１０（ａ）のゲートパルス波形は
１６．７ｍｓｅｃ周期となる。例えば、４８０×６４０
ドット白黒画面で線順次で駆動した場合、１つの走査線
の走査信号幅は１６．７÷４８０≒３０μｓｅｃとな
る。液晶は絶縁体であり、蓄積される電荷が放電されな
いので交流駆動する必要があり、そのためソースパルス
波形は、図１０（ｂ）に示すように交互に正負の信号が
加えられる。
【０００４】ところで、液晶の応答速度は通常１０ｍｓ
ｅｃオーダであるため、３０μｓｅｃのゲートパルス幅
で駆動しても応答することができない。そこで、図１０
（ｃ）に示すドレイン電圧波形のように、信号電圧が加
えられた後の電圧を保持してこれにより駆動するように
している。すなわち、図１０（ｃ）においてＴ１の期間
にゲートパルスが印加された時、ソース電極に信号電圧
がある場合にはドレイン電極の電圧は主にＴＦＴのＯＮ
抵抗と液晶の容量によって決まる時定数で上昇する。こ
の時、ＴＦＴのＯＮ抵抗が大きい場合は、ゲートパルス
印加期間の間に十分な電圧をドレイン電極に供給するこ
とができない。従ってＴＦＴのＯＮ抵抗は小さくする必
要がある。
ｅｃオーダであるため、３０μｓｅｃのゲートパルス幅
で駆動しても応答することができない。そこで、図１０
（ｃ）に示すドレイン電圧波形のように、信号電圧が加
えられた後の電圧を保持してこれにより駆動するように
している。すなわち、図１０（ｃ）においてＴ１の期間
にゲートパルスが印加された時、ソース電極に信号電圧
がある場合にはドレイン電極の電圧は主にＴＦＴのＯＮ
抵抗と液晶の容量によって決まる時定数で上昇する。こ
の時、ＴＦＴのＯＮ抵抗が大きい場合は、ゲートパルス
印加期間の間に十分な電圧をドレイン電極に供給するこ
とができない。従ってＴＦＴのＯＮ抵抗は小さくする必
要がある。
【０００５】ゲートパルスが切れた時、ドレイン電極の
電圧は主にＴＦＴのＯＦＦ抵抗と液晶の容量および抵抗
によって決まる時定数で放電し電圧が減少するが、次の
ゲートパルスがくるまで（１６．７ｍｓｅｃ）、液晶を
点灯する。このときＴＦＴのＯＦＦ抵抗が小さいか、或
いは液晶の容量、抵抗が小さい場合、次のゲートパルス
が来るまで液晶を点灯するのに必要な電圧を保持するこ
とができない。このため、通常、図９に示すように液晶
素子２３と並列に保持容量２５を接続して放電カーブを
緩やかにし、電圧を保持して液晶を点灯するようにして
いる。
電圧は主にＴＦＴのＯＦＦ抵抗と液晶の容量および抵抗
によって決まる時定数で放電し電圧が減少するが、次の
ゲートパルスがくるまで（１６．７ｍｓｅｃ）、液晶を
点灯する。このときＴＦＴのＯＦＦ抵抗が小さいか、或
いは液晶の容量、抵抗が小さい場合、次のゲートパルス
が来るまで液晶を点灯するのに必要な電圧を保持するこ
とができない。このため、通常、図９に示すように液晶
素子２３と並列に保持容量２５を接続して放電カーブを
緩やかにし、電圧を保持して液晶を点灯するようにして
いる。
【０００６】図１１は従来のアクティブマトリックスＬ
ＣＤを駆動するための薄膜トランジスタの構造を示す図
である。ガラス等の透光性基板１上にトランジスタのゲ
ート電極となる金属膜３、あるいはＩＴＯ等の透明電極
からなる表示電極７をそれぞれ異なるフォトマスクを使
い、フォトリソグラフィーでパターン形成する。次い
で、金属膜３上にゲート絶縁膜４、半導体層となるａ−
Ｓｉ膜５、上部電極とオーミック接触を得るためのａ−
Ｓｉ膜６を形成した後、パターン形成し、さらにソース
電極８、ドレイン電極９を形成した後、保護用パッシベ
ーション膜１０を形成していた。
ＣＤを駆動するための薄膜トランジスタの構造を示す図
である。ガラス等の透光性基板１上にトランジスタのゲ
ート電極となる金属膜３、あるいはＩＴＯ等の透明電極
からなる表示電極７をそれぞれ異なるフォトマスクを使
い、フォトリソグラフィーでパターン形成する。次い
で、金属膜３上にゲート絶縁膜４、半導体層となるａ−
Ｓｉ膜５、上部電極とオーミック接触を得るためのａ−
Ｓｉ膜６を形成した後、パターン形成し、さらにソース
電極８、ドレイン電極９を形成した後、保護用パッシベ
ーション膜１０を形成していた。
【０００７】
【発明が解決しようとする課題】ところで、図１１に示
すような薄膜トランジスタにおける保持容量の形成方法
として、保持容量の一方の電極を各画素全て共通にする
方法と、保持容量の一方の電極として隣接する画素のど
ちらか一方の電極の一部を使用する方法とが考えられて
いる。
すような薄膜トランジスタにおける保持容量の形成方法
として、保持容量の一方の電極を各画素全て共通にする
方法と、保持容量の一方の電極として隣接する画素のど
ちらか一方の電極の一部を使用する方法とが考えられて
いる。
【０００８】図１２は保持容量の一方の電極を各画素全
て共通にした場合を示す図である。この保持容量の形成
方法では透光性基板１上に、まず透明電極２を各画素共
通に形成し、その上に保持容量を形成するための絶縁膜
４ａを形成し、表示電極７と透明電極２の重なる部分で
保持容量を形成している。しかし、保持容量を形成する
ための絶縁膜４ａは薄膜トランジスタのゲート絶縁膜と
は異なるために、ゲート形成のためには絶縁膜４ａの他
にさらにゲート絶縁膜の堆積、パターン形成という工程
を加えなければならないという問題がある。
て共通にした場合を示す図である。この保持容量の形成
方法では透光性基板１上に、まず透明電極２を各画素共
通に形成し、その上に保持容量を形成するための絶縁膜
４ａを形成し、表示電極７と透明電極２の重なる部分で
保持容量を形成している。しかし、保持容量を形成する
ための絶縁膜４ａは薄膜トランジスタのゲート絶縁膜と
は異なるために、ゲート形成のためには絶縁膜４ａの他
にさらにゲート絶縁膜の堆積、パターン形成という工程
を加えなければならないという問題がある。
【０００９】図１３は保持容量の一方の電極を隣接する
画素のどちらか一方のゲート電極の一部を使用する場合
を示しており、隣接するゲート電極３の一部と表示電極
７の間のゲート絶縁膜４を使ってその重なり部分で保持
容量を形成する。ゲート電極は低抵抗化を図るため一般
に金属膜が使用されているため保持容量の片側は金属膜
となり、この部分は光が透過せず開口率が減少する。そ
の結果、十分な保持容量を得るためにゲート電極面積を
大きくすると一層開口率が減少してしまうという問題が
ある。
画素のどちらか一方のゲート電極の一部を使用する場合
を示しており、隣接するゲート電極３の一部と表示電極
７の間のゲート絶縁膜４を使ってその重なり部分で保持
容量を形成する。ゲート電極は低抵抗化を図るため一般
に金属膜が使用されているため保持容量の片側は金属膜
となり、この部分は光が透過せず開口率が減少する。そ
の結果、十分な保持容量を得るためにゲート電極面積を
大きくすると一層開口率が減少してしまうという問題が
ある。
【００１０】本発明は上記課題を解決するためのもの
で、保持容量形成のための別の絶縁膜を使用する必要が
なく、さらに開口率を減少させることなく十分な保持容
量を得ることができる液晶駆動用半導体装置を提供する
ことを目的とする。
で、保持容量形成のための別の絶縁膜を使用する必要が
なく、さらに開口率を減少させることなく十分な保持容
量を得ることができる液晶駆動用半導体装置を提供する
ことを目的とする。
【００１１】
【課題を解決するための手段】本発明の液晶駆動用半導
体装置は、透光性基板上に半導体と表示電極と配線を形
成した液晶駆動用半導体装置において、透明電極の一部
に金属膜が積層され、金属膜が積層された部分がゲート
電極および走査線の配線を形成し、金属膜が積層されて
いない透明電極部分がゲート絶縁膜を介して走査線の隣
接する薄膜トランジスタの表示電極と電荷保持用のコン
デンサを形成していることを特徴とする。
体装置は、透光性基板上に半導体と表示電極と配線を形
成した液晶駆動用半導体装置において、透明電極の一部
に金属膜が積層され、金属膜が積層された部分がゲート
電極および走査線の配線を形成し、金属膜が積層されて
いない透明電極部分がゲート絶縁膜を介して走査線の隣
接する薄膜トランジスタの表示電極と電荷保持用のコン
デンサを形成していることを特徴とする。
【００１２】
【作用】本発明は透光性基板上に半導体素子と表示電極
と配線を持つ半導体装置において、透明電極の一部に金
属膜を積層してこの積層部分をゲート電極とすると共に
走査線の配線とし、金属膜が積層されていない透明電極
部分と走査線の隣接するどちらか一方の薄膜トランジス
タの表示電極とによってゲート絶縁膜を介して電荷保持
用のコンデンサを形成することにより、保持容量のため
の別の絶縁膜を使用する必要がなく、また保持容量を構
成する両方の電極とも透明電極であるため、開口率を気
にせず十分な保持容量を得ることが可能となる。
と配線を持つ半導体装置において、透明電極の一部に金
属膜を積層してこの積層部分をゲート電極とすると共に
走査線の配線とし、金属膜が積層されていない透明電極
部分と走査線の隣接するどちらか一方の薄膜トランジス
タの表示電極とによってゲート絶縁膜を介して電荷保持
用のコンデンサを形成することにより、保持容量のため
の別の絶縁膜を使用する必要がなく、また保持容量を構
成する両方の電極とも透明電極であるため、開口率を気
にせず十分な保持容量を得ることが可能となる。
【００１３】
【実施例】図１は本発明の薄膜トランジスタ部分の構造
を示す図、図２は図１のトランジスタの保持容量部の構
造を示す図、図３は半導体装置の平面図である。なお、
図１は図３のＡ−Ａ´断面図、図２はＢ−Ｂ´断面図に
対応する。図中、１はガラス基板、２は透明電極膜、３
は金属膜（ゲート電極）、４はＳｉＮｘ膜（ゲート絶縁
膜）５はａ−Ｓｉ膜、６はｎ型ドーピングａ−Ｓｉ膜、
７は表示電極、８はソース電極、９はドレイン電極、１
０はパッシベーション膜である。
を示す図、図２は図１のトランジスタの保持容量部の構
造を示す図、図３は半導体装置の平面図である。なお、
図１は図３のＡ−Ａ´断面図、図２はＢ−Ｂ´断面図に
対応する。図中、１はガラス基板、２は透明電極膜、３
は金属膜（ゲート電極）、４はＳｉＮｘ膜（ゲート絶縁
膜）５はａ−Ｓｉ膜、６はｎ型ドーピングａ−Ｓｉ膜、
７は表示電極、８はソース電極、９はドレイン電極、１
０はパッシベーション膜である。
【００１４】図１に示す半導体装置は図１１の半導体装
置に比して、ゲート電極が透明電極２、金属膜３の２層
構成になっている点以外は全て同じである。ゲート電極
３を透明電極２上に積層して形成することにより、後述
するようにゲート電極３と表示電極７とを同じフォトマ
スク使って１回のフォトリソグラフィーで形成し、表示
電極７上の金属膜は後の工程で絶縁膜のパターンをマス
クとしてエッチングし、従来のものに比してフォトマス
クを使った重ね合わせ露光を１回省略し、また、ゲート
電極３の配線がゲート電極になる金属膜３と透明電極膜
２との２層となり、２層とも断線する確率は極めて少な
いので、断線不良の発生を低減化し、歩留まりを向上す
ることができる。
置に比して、ゲート電極が透明電極２、金属膜３の２層
構成になっている点以外は全て同じである。ゲート電極
３を透明電極２上に積層して形成することにより、後述
するようにゲート電極３と表示電極７とを同じフォトマ
スク使って１回のフォトリソグラフィーで形成し、表示
電極７上の金属膜は後の工程で絶縁膜のパターンをマス
クとしてエッチングし、従来のものに比してフォトマス
クを使った重ね合わせ露光を１回省略し、また、ゲート
電極３の配線がゲート電極になる金属膜３と透明電極膜
２との２層となり、２層とも断線する確率は極めて少な
いので、断線不良の発生を低減化し、歩留まりを向上す
ることができる。
【００１５】本発明においては、この金属膜３と透明電
極膜２との２層構成を利用して保持容量を形成するよう
にしたものであり、透明電極の一部に金属膜を積層して
この積層部分をゲート電極とすると共に走査線の配線と
し、金属膜が積層されていない透明電極部分と走査線の
隣接するどちらか一方の薄膜トランジスタの表示電極と
によってゲート絶縁膜を介して電荷保持用のコンデンサ
を形成する。
極膜２との２層構成を利用して保持容量を形成するよう
にしたものであり、透明電極の一部に金属膜を積層して
この積層部分をゲート電極とすると共に走査線の配線と
し、金属膜が積層されていない透明電極部分と走査線の
隣接するどちらか一方の薄膜トランジスタの表示電極と
によってゲート絶縁膜を介して電荷保持用のコンデンサ
を形成する。
【００１６】図３に示すように、ｎ−１番目の走査線の
ゲート電極が一部形成された透明電極２は、ｎ番目の走
査線に対応する薄膜トランジスタの表示電極７と相対向
して保持容量を形成している。すなわち、図３のＢ−Ｂ
´断面図である図２に示すように、透明電極２の一部に
は金属膜からなるゲート電極３が形成されており、この
金属膜が積層されていない透明電極２の部分はゲート絶
縁膜４を介して隣接する薄膜トランジスタの表示電極７
と相対向しており、この重なり部分で保持容量が形成さ
れている。この保持容量の両方の電極とも透明であるた
め、図３において重なり部分を十分大きくし、保持容量
を大きくしても、開口率には影響が生じない。このよう
に保持容量のための絶縁膜を別に設ける必要もなく、ま
た開口率を気にせずに十分な大きさの保持容量を確保す
ることが可能となる。
ゲート電極が一部形成された透明電極２は、ｎ番目の走
査線に対応する薄膜トランジスタの表示電極７と相対向
して保持容量を形成している。すなわち、図３のＢ−Ｂ
´断面図である図２に示すように、透明電極２の一部に
は金属膜からなるゲート電極３が形成されており、この
金属膜が積層されていない透明電極２の部分はゲート絶
縁膜４を介して隣接する薄膜トランジスタの表示電極７
と相対向しており、この重なり部分で保持容量が形成さ
れている。この保持容量の両方の電極とも透明であるた
め、図３において重なり部分を十分大きくし、保持容量
を大きくしても、開口率には影響が生じない。このよう
に保持容量のための絶縁膜を別に設ける必要もなく、ま
た開口率を気にせずに十分な大きさの保持容量を確保す
ることが可能となる。
【００１７】次に、図４〜図７により本発明の半導体装
置の製造プロセスについて詳細に説明する。
置の製造プロセスについて詳細に説明する。
【００１８】先ず、図４（ａ）に示すように、透光性の
基板、例えばガラス基板１上にＩＴＯ膜等の透明電極膜
２´を真空蒸着、スパッタ法等の方法により基板全面に
堆積し、この上に図４（ｂ）に示すように、Ｔａ，Ｃ
ｒ，Ａｌ，Ｔｉ等の金属膜あるいは合金膜、複合膜３´
を全面に真空蒸着、スパッタ法等の方法によって堆積す
る。
基板、例えばガラス基板１上にＩＴＯ膜等の透明電極膜
２´を真空蒸着、スパッタ法等の方法により基板全面に
堆積し、この上に図４（ｂ）に示すように、Ｔａ，Ｃ
ｒ，Ａｌ，Ｔｉ等の金属膜あるいは合金膜、複合膜３´
を全面に真空蒸着、スパッタ法等の方法によって堆積す
る。
【００１９】次いで図４（ｃ）（ＴＦＴ部）、図４
（ｄ）（保持容量部）に示すように、金属膜３´を堆積
した基板を通常のフォトリソ工程により保持容量の片側
の電極のレジストパターンを形成し、エッチングにより
金属膜および透明電極膜を所定のパターンに加工する。
（ｄ）（保持容量部）に示すように、金属膜３´を堆積
した基板を通常のフォトリソ工程により保持容量の片側
の電極のレジストパターンを形成し、エッチングにより
金属膜および透明電極膜を所定のパターンに加工する。
【００２０】次いで図４（ｅ）（ＴＦＴ部）、図４
（ｆ）（保持容量部）に示すように、通常のフォトリソ
工程によりゲート電極のレジストパターンを形成し、エ
ッチングにより金属膜を所定のパターンに加工する。こ
れにより、ゲート電極のパターンを得るとともに、透明
電極で保持容量の片側の電極パターンを得る。
（ｆ）（保持容量部）に示すように、通常のフォトリソ
工程によりゲート電極のレジストパターンを形成し、エ
ッチングにより金属膜を所定のパターンに加工する。こ
れにより、ゲート電極のパターンを得るとともに、透明
電極で保持容量の片側の電極パターンを得る。
【００２１】次いで図５（ａ）（ＴＦＴ部）、図５
（ｂ）（保持容量部）に示すように、図４の基板上に、
ゲート絶縁膜となるＳｉＮｘ膜、半導体層になるａ−Ｓ
ｉ膜、上部電極と良好なオーミック接触を得るためのｎ
+ ａ−Ｓｉ膜をプラズマＣＶＤ法によって連続的に堆積
する。ここで堆積したＳｉＮｘ膜は、ゲート絶縁膜だけ
でなく、保持容量の容量部になる。
（ｂ）（保持容量部）に示すように、図４の基板上に、
ゲート絶縁膜となるＳｉＮｘ膜、半導体層になるａ−Ｓ
ｉ膜、上部電極と良好なオーミック接触を得るためのｎ
+ ａ−Ｓｉ膜をプラズマＣＶＤ法によって連続的に堆積
する。ここで堆積したＳｉＮｘ膜は、ゲート絶縁膜だけ
でなく、保持容量の容量部になる。
【００２２】次いで図５（ｃ）（ＴＦＴ部）、図５
（ｄ）（保持容量部）に示すように、この基板を通常の
フォトリソ工程により半導体層用のレジストパターンを
形成し、ドライエッチッグ等によりｎ+ ａ−Ｓｉ膜／ａ
−Ｓｉ膜を所定のパターンにエッチングする。
（ｄ）（保持容量部）に示すように、この基板を通常の
フォトリソ工程により半導体層用のレジストパターンを
形成し、ドライエッチッグ等によりｎ+ ａ−Ｓｉ膜／ａ
−Ｓｉ膜を所定のパターンにエッチングする。
【００２３】次いで、この基板の上に通常のフォトリソ
工程によりゲート電極の接続を得るためのコンタクトホ
ール用のレジストパターンを形成し、ドライエッチング
等によりＳｉＮｘ膜を所定のパターンによってエッチン
グする。なお、この工程は基板の縁の端子部の処理であ
るため、素子部を示している図面上には示されていな
い。
工程によりゲート電極の接続を得るためのコンタクトホ
ール用のレジストパターンを形成し、ドライエッチング
等によりＳｉＮｘ膜を所定のパターンによってエッチン
グする。なお、この工程は基板の縁の端子部の処理であ
るため、素子部を示している図面上には示されていな
い。
【００２４】この基板上に、図６（ａ）（ＴＦＴ部）、
図６（ｂ）（保持容量部）に示すように、ＩＴＯ膜等の
透明電極膜を真空蒸着、スパッタ法等の方法によって全
面に堆積し、通常のフォトリソ工程によって表示電極の
パターンを得る。この時、表示電極の一部は保持容量の
もう一方の電極になる。
図６（ｂ）（保持容量部）に示すように、ＩＴＯ膜等の
透明電極膜を真空蒸着、スパッタ法等の方法によって全
面に堆積し、通常のフォトリソ工程によって表示電極の
パターンを得る。この時、表示電極の一部は保持容量の
もう一方の電極になる。
【００２５】次いで図６（ｃ）（ＴＦＴ部）、図６
（ｄ）（保持容量部）に示すように、この基板上に金属
膜を堆積し、通常のフォトリソ工程によりソース・ドレ
イン電極用のレジストパターンを形成し、エッチングに
よりソース電極、ドレイン電極を得る。この時、ｎ+ ａ
−Ｓｉ膜と接する上部電極用の金属膜としては、Ｃｒ、
Ｔｉ等のｎ+ ａ−Ｓｉ膜との間にシリサイド膜を形成で
きる材料が望ましく、さらに上部電極は単膜だけでな
く、応力の緩和、低抵抗化の目的で複合膜を用いても良
い。
（ｄ）（保持容量部）に示すように、この基板上に金属
膜を堆積し、通常のフォトリソ工程によりソース・ドレ
イン電極用のレジストパターンを形成し、エッチングに
よりソース電極、ドレイン電極を得る。この時、ｎ+ ａ
−Ｓｉ膜と接する上部電極用の金属膜としては、Ｃｒ、
Ｔｉ等のｎ+ ａ−Ｓｉ膜との間にシリサイド膜を形成で
きる材料が望ましく、さらに上部電極は単膜だけでな
く、応力の緩和、低抵抗化の目的で複合膜を用いても良
い。
【００２６】次いで、図７（ａ）（ＴＦＴ部）、図７
（ｂ）（保持容量部）に示すように、この基板のチャン
ネル部分にあるｎ+ ａ−Ｓｉ膜を図６（ｃ）（ｄ）にお
ける上部電極のパターンを使ってドライエッチング等で
除去する。
（ｂ）（保持容量部）に示すように、この基板のチャン
ネル部分にあるｎ+ ａ−Ｓｉ膜を図６（ｃ）（ｄ）にお
ける上部電極のパターンを使ってドライエッチング等で
除去する。
【００２７】さらに図７（ｃ）（ＴＦＴ部）、図７
（ｄ）（保持容量部）に示すように、この基板の上にＳ
ｉＮｘ等の保護用のパッシベーション膜を堆積し、通常
のフォトリソ工程によりパッシベーション用のレジスト
パターンを形成し、エッチングにより加工する。
（ｄ）（保持容量部）に示すように、この基板の上にＳ
ｉＮｘ等の保護用のパッシベーション膜を堆積し、通常
のフォトリソ工程によりパッシベーション用のレジスト
パターンを形成し、エッチングにより加工する。
【００２８】
【発明の効果】以上のように本発明によれば、保持容量
を形成するための別の絶縁膜を使用する必要がなく、さ
らに保持容量を構成する両方の電極とも透明電極膜を使
うため、開口率を気にせずに十分な保持容量を得ること
が可能となる。
を形成するための別の絶縁膜を使用する必要がなく、さ
らに保持容量を構成する両方の電極とも透明電極膜を使
うため、開口率を気にせずに十分な保持容量を得ること
が可能となる。
【図１】 本発明の薄膜トランジスタ部分の構造を示す
図である。
図である。
【図２】 図１のトランジスタの保持容量部の構造を示
す図である。
す図である。
【図３】 半導体装置の平面図である。
【図４】 トランジスタの製造プロセスを示す図であ
る。
る。
【図５】 トランジスタの製造プロセスを示す図であ
る。
る。
【図６】 トランジスタの製造プロセスを示す図であ
る。
る。
【図７】 トランジスタの製造プロセスを示す図であ
る。
る。
【図８】 液晶駆動用薄膜トランジスタの等価回路を示
す図である。
す図である。
【図９】 保持容量を設けた等価回路を示す図である。
【図１０】 図８の回路の各部の電圧波形を示す図であ
る。
る。
【図１１】 従来の液晶駆動用半導体装置を示す図であ
る。
る。
【図１２】 保持容量の形成方法を示す図である。
【図１３】 保持容量の形成方法を示す図である。
１…ガラス基板、２…透明電極膜、３…金属膜（ゲート
電極）、４…ＳｉＮｘ膜（ゲート絶縁膜）、５…ａ−Ｓ
ｉ膜、６…ｎ型ドーピングａ−Ｓｉ膜、７…表示電極、
８…ソース電極、９…ドレイン電極、１０…パッシベー
ション膜。
電極）、４…ＳｉＮｘ膜（ゲート絶縁膜）、５…ａ−Ｓ
ｉ膜、６…ｎ型ドーピングａ−Ｓｉ膜、７…表示電極、
８…ソース電極、９…ドレイン電極、１０…パッシベー
ション膜。
Claims (1)
- 【請求項１】 透光性基板上に半導体と表示電極と配線
を形成した液晶駆動用半導体装置において、透明電極の
一部に金属膜が積層され、金属膜が積層された部分がゲ
ート電極および走査線の配線を形成し、金属膜が積層さ
れていない透明電極部分がゲート絶縁膜を介して走査線
の隣接する薄膜トランジスタの表示電極と電荷保持用の
コンデンサを形成していることを特徴とする液晶駆動用
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24786492A JPH0695152A (ja) | 1992-09-17 | 1992-09-17 | 液晶駆動用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24786492A JPH0695152A (ja) | 1992-09-17 | 1992-09-17 | 液晶駆動用半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0695152A true JPH0695152A (ja) | 1994-04-08 |
Family
ID=17169776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24786492A Pending JPH0695152A (ja) | 1992-09-17 | 1992-09-17 | 液晶駆動用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695152A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001002902A1 (en) * | 1999-07-02 | 2001-01-11 | Three-Five Systems, Inc. | Methods and apparatus for a display compatible with a wide range of liquid crystal materials |
| JP2018159948A (ja) * | 2005-12-26 | 2018-10-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1992
- 1992-09-17 JP JP24786492A patent/JPH0695152A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001002902A1 (en) * | 1999-07-02 | 2001-01-11 | Three-Five Systems, Inc. | Methods and apparatus for a display compatible with a wide range of liquid crystal materials |
| JP2018159948A (ja) * | 2005-12-26 | 2018-10-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5028122A (en) | Liquid crystal active-matrix display device | |
| JP3708637B2 (ja) | 液晶表示装置 | |
| US5231039A (en) | Method of fabricating a liquid crystal display device | |
| EP0329887B1 (en) | Liquid crystal display device | |
| JP3226836B2 (ja) | 液晶表示装置及びその製造方法 | |
| US5981972A (en) | Actived matrix substrate having a transistor with multi-layered ohmic contact | |
| JP2005122182A (ja) | 表示素子用の薄膜トランジスタ基板及び製造方法 | |
| JPH0644625B2 (ja) | アクティブマトリックス液晶表示素子用薄膜トランジスタ | |
| JPH04253342A (ja) | 薄膜トランジスタアレイ基板 | |
| JPH04313729A (ja) | 液晶表示装置 | |
| JPH09152626A (ja) | 液晶表示装置およびその製造方法 | |
| JPS63289533A (ja) | 液晶ディスプレイ装置 | |
| JPH0695152A (ja) | 液晶駆動用半導体装置 | |
| JP2711020B2 (ja) | 液晶表示装置 | |
| JPH02170135A (ja) | 薄膜電界効果型トランジスタ素子アレイ | |
| JPH0812539B2 (ja) | 表示装置及びその製造方法 | |
| JPH0690373B2 (ja) | アクティブマトリクス基板 | |
| JP2947299B2 (ja) | マトリックス型表示装置 | |
| JPH0340511B2 (ja) | ||
| US7626651B2 (en) | Method for manufacturing an LCD device defining a TFD structure using a second mask removing a first metal layer, an insulating layer and a second metal layer to expose a transparent electrode layer | |
| JPH0823641B2 (ja) | 非晶質シリコン薄膜トランジスタアレイ基板の製造方法 | |
| JPS63119256A (ja) | アクテイブマトリクス基板の製造方法 | |
| JPH0618922A (ja) | 液晶表示装置 | |
| JPH01227127A (ja) | 薄膜トランジスタアレイ | |
| JPH05257161A (ja) | アクティブマトリクス基板 |