JPH0812539B2 - 表示装置及びその製造方法 - Google Patents
表示装置及びその製造方法Info
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- JPH0812539B2 JPH0812539B2 JP60013418A JP1341885A JPH0812539B2 JP H0812539 B2 JPH0812539 B2 JP H0812539B2 JP 60013418 A JP60013418 A JP 60013418A JP 1341885 A JP1341885 A JP 1341885A JP H0812539 B2 JPH0812539 B2 JP H0812539B2
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- display device
- address line
- drain
- substrate
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
- G02F2201/48—Flattening arrangements
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、薄膜トランジスタ（TFT）アレイを用いた
表示装置に関する。
表示装置に関する。
近年、多結晶または非晶質半導体薄膜を用いたTFTア
レイを集積形成して駆動回路基板とした液晶表示装置が
注目されている。特にこの種の表示装置は、半導体薄膜
が低温で形成できることからガラス基板を用いることが
でき、従って低コスト化が可能であり、また従来の露光
技術、エッチング技術等をそのまま適用して大面積化を
図ることができるといった利点を有する。
レイを集積形成して駆動回路基板とした液晶表示装置が
注目されている。特にこの種の表示装置は、半導体薄膜
が低温で形成できることからガラス基板を用いることが
でき、従って低コスト化が可能であり、また従来の露光
技術、エッチング技術等をそのまま適用して大面積化を
図ることができるといった利点を有する。
第３図に従来の駆動回路基板の一画素部分の構造を示
す。（ａ）は平面図であり、（ｂ）はそのＡ−Ａ′断面
図である。（１）はガラス基板であり、この上にゲート
電極（２）が形成され、この上にプラズマSiO2膜等によ
るゲート絶縁膜（３）を介して例えば非晶質シリコン
（ａ−Si）膜（４）が形成されている。ａ−Si膜（４）
には、ドレイン電極（５）、ソース電極（６）が形成さ
れ、ソース電極（６）は透明導電膜からなる表示画素電
極（７）に接続されている。ゲート電極（２）は、マト
リクスの行方向に配設されるアドレス線Xiと一体形成さ
れ、これにより行方向のTFTのゲート電極は全て共通接
続される。またドレイン電極（５）は、マトリクスの列
方向に配設されるデータ線Yjと一体形成され、これによ
る列方向のTFTのドレイン電極は全て共通接続される。
す。（ａ）は平面図であり、（ｂ）はそのＡ−Ａ′断面
図である。（１）はガラス基板であり、この上にゲート
電極（２）が形成され、この上にプラズマSiO2膜等によ
るゲート絶縁膜（３）を介して例えば非晶質シリコン
（ａ−Si）膜（４）が形成されている。ａ−Si膜（４）
には、ドレイン電極（５）、ソース電極（６）が形成さ
れ、ソース電極（６）は透明導電膜からなる表示画素電
極（７）に接続されている。ゲート電極（２）は、マト
リクスの行方向に配設されるアドレス線Xiと一体形成さ
れ、これにより行方向のTFTのゲート電極は全て共通接
続される。またドレイン電極（５）は、マトリクスの列
方向に配設されるデータ線Yjと一体形成され、これによ
る列方向のTFTのドレイン電極は全て共通接続される。
図では省略したが、実際にはこの駆動回路基板は表示
画素電極（７）の部分を除いてSiO2等の保護膜でおおわ
れている。そしてこの駆動回路基板と、全面に対向電極
を形成した対向基板との間に液晶を挾持してマトリクス
形液晶表示装置が構成される。
画素電極（７）の部分を除いてSiO2等の保護膜でおおわ
れている。そしてこの駆動回路基板と、全面に対向電極
を形成した対向基板との間に液晶を挾持してマトリクス
形液晶表示装置が構成される。
ところでこの種の液晶表示装置が大面積化するに伴っ
て、ゲート電極段差部における絶縁膜の耐圧不良、ある
いはピンホール等によりアドレス線とデータ線のショー
トが増大する。
て、ゲート電極段差部における絶縁膜の耐圧不良、ある
いはピンホール等によりアドレス線とデータ線のショー
トが増大する。
この種の原因にともない線欠陥が発生し、表示品位を
著しく低下させる。
著しく低下させる。
［発明の目的］ 本発明は、上記の点に注目してなされたもので、アド
レス線の厚みで生じる段差をなくすことにより、この上
に形成する絶縁膜の膜厚を十分なものとして耐圧不良を
防ぎ、表示品位の低下を防止した表示装置を提供するこ
とを目的とする。また、このような表示品位の低下を防
止した表示装置を容易に形成できる表示装置の製造方法
を提供することも目的とする。
レス線の厚みで生じる段差をなくすことにより、この上
に形成する絶縁膜の膜厚を十分なものとして耐圧不良を
防ぎ、表示品位の低下を防止した表示装置を提供するこ
とを目的とする。また、このような表示品位の低下を防
止した表示装置を容易に形成できる表示装置の製造方法
を提供することも目的とする。
［発明の概要］ 本発明は、基板と、この基板上に上下２層形成された
絶縁膜と、この絶縁膜上にソース及びドレインが形成さ
れ前記絶縁膜を介してゲート電極が形成された薄膜トラ
ンジスタと、前記絶縁膜を介して上下に且つ互いに直交
する方向に配置された、前記ゲート電極と一体形成され
たアドレス線及び前記ソース又はドレインの一方と一体
形成されたデータ線と、前記上の絶縁膜上に形成され前
記ソース又はドレインの他方に接続された表示電極とを
有する表示装置において、前記下の絶縁膜に形成された
孔部を有し、前記アドレス線がこの孔部に埋設され前記
下の絶縁膜と略同一厚であることを特徴とする表示装置
を提供するものである。
絶縁膜と、この絶縁膜上にソース及びドレインが形成さ
れ前記絶縁膜を介してゲート電極が形成された薄膜トラ
ンジスタと、前記絶縁膜を介して上下に且つ互いに直交
する方向に配置された、前記ゲート電極と一体形成され
たアドレス線及び前記ソース又はドレインの一方と一体
形成されたデータ線と、前記上の絶縁膜上に形成され前
記ソース又はドレインの他方に接続された表示電極とを
有する表示装置において、前記下の絶縁膜に形成された
孔部を有し、前記アドレス線がこの孔部に埋設され前記
下の絶縁膜と略同一厚であることを特徴とする表示装置
を提供するものである。
また、本発明は基板と、この基板上に上下２層形成さ
れた絶縁膜と、この絶縁膜上にソース及びドレインが形
成され前記絶縁膜を介してゲート電極が形成された薄膜
トランジスタと、前記絶縁膜を介して上下に且つ互いに
直交する方向に配置され前記ゲート電極と一体形成され
たアドレス線及び前記ソース又はドレインの一方と一体
形成されたデータ線と、前記上の絶縁膜上に形成され前
記ソース又はドレインの他方に接続された表示電極とを
有する表示装置におけるアドレス線の製造方法におい
て、前記基板上に前記下の絶縁膜を形成する工程と、こ
の下の絶縁膜上にマスクを形成する工程と、このマスク
上から前記下の絶縁膜をエッチング除去して孔部を形成
する工程と、前記下の絶縁膜上及び前記マスクの全面に
前記下の絶縁膜と略同一厚の金属層を形成する工程と、
前記孔部以外の不要な前記金属層を前記マスクと共に除
去して前記アドレス線を形成する工程と、前記下の絶縁
膜及び前記アドレス線の全面に前記上の絶縁膜を形成す
る工程とを具備することを特徴とする表示装置の製造方
法を提供するものである。
れた絶縁膜と、この絶縁膜上にソース及びドレインが形
成され前記絶縁膜を介してゲート電極が形成された薄膜
トランジスタと、前記絶縁膜を介して上下に且つ互いに
直交する方向に配置され前記ゲート電極と一体形成され
たアドレス線及び前記ソース又はドレインの一方と一体
形成されたデータ線と、前記上の絶縁膜上に形成され前
記ソース又はドレインの他方に接続された表示電極とを
有する表示装置におけるアドレス線の製造方法におい
て、前記基板上に前記下の絶縁膜を形成する工程と、こ
の下の絶縁膜上にマスクを形成する工程と、このマスク
上から前記下の絶縁膜をエッチング除去して孔部を形成
する工程と、前記下の絶縁膜上及び前記マスクの全面に
前記下の絶縁膜と略同一厚の金属層を形成する工程と、
前記孔部以外の不要な前記金属層を前記マスクと共に除
去して前記アドレス線を形成する工程と、前記下の絶縁
膜及び前記アドレス線の全面に前記上の絶縁膜を形成す
る工程とを具備することを特徴とする表示装置の製造方
法を提供するものである。
［発明の効果］ 本発明の第１の発明によれば、基板の絶縁性膜の凹部
にアドレス線を埋設することによって、基板上に形成す
る層間絶縁膜の下地の段差を軽減することができ、従っ
て層間絶縁膜の一部が薄くなることで生じる耐圧不良や
ピンホール等によるアドレス線とデータ線間のショート
もしくはリーク電流の発生を防止し、高い表示品位の表
示装置を提供することができる。また、アドレス線の厚
みとは無関係にショートもしくはリーク電流の発生を防
止できるため、配線の厚み設計の自由度が増し、アドレ
ス線の厚みを通常よりも厚くしてライン抵抗を低抵抗化
し、大面積化に最適した表示装置を提供することができ
る。
にアドレス線を埋設することによって、基板上に形成す
る層間絶縁膜の下地の段差を軽減することができ、従っ
て層間絶縁膜の一部が薄くなることで生じる耐圧不良や
ピンホール等によるアドレス線とデータ線間のショート
もしくはリーク電流の発生を防止し、高い表示品位の表
示装置を提供することができる。また、アドレス線の厚
みとは無関係にショートもしくはリーク電流の発生を防
止できるため、配線の厚み設計の自由度が増し、アドレ
ス線の厚みを通常よりも厚くしてライン抵抗を低抵抗化
し、大面積化に最適した表示装置を提供することができ
る。
また、第２の発明によれば、基板上の絶縁膜に凹部を
形成した後、凹部内にアドレス線を埋設する工程を経る
ため、凹部を形成したマスクをそのままアドレス線を埋
め込むマスクに使うこと（リフトオフ法）ができ、凹部
に自己整合したアドレス線によって確実に平坦化され表
示品位に優れた特性の表示装置を複雑な工程を経ること
なく容易に形成することができる。
形成した後、凹部内にアドレス線を埋設する工程を経る
ため、凹部を形成したマスクをそのままアドレス線を埋
め込むマスクに使うこと（リフトオフ法）ができ、凹部
に自己整合したアドレス線によって確実に平坦化され表
示品位に優れた特性の表示装置を複雑な工程を経ること
なく容易に形成することができる。
［発明の実施例］ 第１図は、本発明の一実施例のTFTアレイ部の一部を
製造工程順の断面図で示したものである。第２図は、第
１図で示した製造工程の続きの製造工程を経て形成され
るTFTアレイ部の断面図である。また第２図は、第１図
に示したTFTアレイ部を第３図（ａ）のＡ−Ａ′断面に
対応する断面図で示したもので、第３図と対応する部分
には同一符号を付けている。
製造工程順の断面図で示したものである。第２図は、第
１図で示した製造工程の続きの製造工程を経て形成され
るTFTアレイ部の断面図である。また第２図は、第１図
に示したTFTアレイ部を第３図（ａ）のＡ−Ａ′断面に
対応する断面図で示したもので、第３図と対応する部分
には同一符号を付けている。
まず、第１図に沿って製造方法を説明する。ガラス基
板（１）上に第１絶縁膜SiO2（31）を3000オングストロ
ーム（以下、Ａと省略する）堆積する（第１図
（ａ））。
板（１）上に第１絶縁膜SiO2（31）を3000オングストロ
ーム（以下、Ａと省略する）堆積する（第１図
（ａ））。
この後、レジストをコートしこれを所望のパターンに
露光・エッチングを行なって、レジストマスク（101）
を形成する（第１図（ｂ））。
露光・エッチングを行なって、レジストマスク（101）
を形成する（第１図（ｂ））。
次いで、このレジストマスク（101）上からSiO2（3
1）をエッチングし、凹部を形成する。さらにこのレジ
ストマスク（101）上からAl（２）2000A,Mo（21）1200A
を連続してスパッターする（第１図（ｃ））。
1）をエッチングし、凹部を形成する。さらにこのレジ
ストマスク（101）上からAl（２）2000A,Mo（21）1200A
を連続してスパッターする（第１図（ｃ））。
その後、レジストマスク（101）を剥離することによ
って、このマスク上の不要なAlとMoをリフトオフ法で除
去すると共に、凹部に埋め込んだAl（２）とMo（21）を
ゲート電極として残す（第１図（ｄ））。
って、このマスク上の不要なAlとMoをリフトオフ法で除
去すると共に、凹部に埋め込んだAl（２）とMo（21）を
ゲート電極として残す（第１図（ｄ））。
この後、SiO2（31）及びゲート電極の全面にゲート絶
縁膜（３）としてSiO2を2000A、ａ−Si膜（４）を3000A
連続成膜し、ａ−Si膜（４）を島形状にエッチングし、
さらに表示用透明導電膜を1200Aスパッター形成した後
にエッチングで形状の加工を行なって、表示電極（７）
を形成した。さらに、Alを１μｍ蒸着し、パターニング
を行なってソース電極（６）、ドレイン電極（５）を形
成する。このソース電極（６）は表示電極（７）に接続
されており、またドレイン電極はデータ線と一体形成さ
れたものである。ここで、薄膜トランジスタと表示電極
の製造工程が終了した（第２図）。上述した様に第３図
のＡ−Ａ′断面に対応する部分のみこの第１図、第２図
で説明したために、凹部に埋め込んだゲート電極のみが
第１図で示されただけであるが、実際には、ゲート電極
と同一の配線材料層（Al/Mo積層膜）から形成されるア
ドレス線もゲート電極と同一の製造工程を経て凹部に埋
め込み形成されている。
縁膜（３）としてSiO2を2000A、ａ−Si膜（４）を3000A
連続成膜し、ａ−Si膜（４）を島形状にエッチングし、
さらに表示用透明導電膜を1200Aスパッター形成した後
にエッチングで形状の加工を行なって、表示電極（７）
を形成した。さらに、Alを１μｍ蒸着し、パターニング
を行なってソース電極（６）、ドレイン電極（５）を形
成する。このソース電極（６）は表示電極（７）に接続
されており、またドレイン電極はデータ線と一体形成さ
れたものである。ここで、薄膜トランジスタと表示電極
の製造工程が終了した（第２図）。上述した様に第３図
のＡ−Ａ′断面に対応する部分のみこの第１図、第２図
で説明したために、凹部に埋め込んだゲート電極のみが
第１図で示されただけであるが、実際には、ゲート電極
と同一の配線材料層（Al/Mo積層膜）から形成されるア
ドレス線もゲート電極と同一の製造工程を経て凹部に埋
め込み形成されている。
この様な製造工程によって作成された装置のアドレス
線はMo/Al3000Aと厚くできているため、ライン抵抗が低
抵抗化されており、大面積化に最適である。又ゲート電
極の段差を少く耐圧も向上し、アドレス線とデータ線と
の層間ショートが従来法に比べ数本と少ない結果を得
た。従来法のショートの原因はゲート電極段差部での耐
圧不良、あるいは段差部でのピンホール等が考えられ
る。
線はMo/Al3000Aと厚くできているため、ライン抵抗が低
抵抗化されており、大面積化に最適である。又ゲート電
極の段差を少く耐圧も向上し、アドレス線とデータ線と
の層間ショートが従来法に比べ数本と少ない結果を得
た。従来法のショートの原因はゲート電極段差部での耐
圧不良、あるいは段差部でのピンホール等が考えられ
る。
以上のように本発明構造を用いることにより耐圧が向
上し、アドレス線とデータ線のショートの原因が減少
し、又ゲート電極を厚く出来る為ライン抵抗を下げる事
が容易であり大面積表示装置に最適であり、なお表示品
位を著しく向上する。
上し、アドレス線とデータ線のショートの原因が減少
し、又ゲート電極を厚く出来る為ライン抵抗を下げる事
が容易であり大面積表示装置に最適であり、なお表示品
位を著しく向上する。
第１図は本発明実施例のリフト・オフによるゲート電極
形成を示す断面図、第２図は本発明実施例のTFTアレイ
部と画素部を示す断面図、第３図は従来例の平面図及び
断面図を示す図である。 １……ガラス基板 ２……ゲート電極（Al） 21……ゲート電極（MO） ３……ゲート絶縁膜（SiO2） 31……第１絶縁膜（SiO2） ４……ａ−Si膜 5,6……ソース・ドレイン電極（Al） ７……表示電極（ITφ） 101……レジスト
形成を示す断面図、第２図は本発明実施例のTFTアレイ
部と画素部を示す断面図、第３図は従来例の平面図及び
断面図を示す図である。 １……ガラス基板 ２……ゲート電極（Al） 21……ゲート電極（MO） ３……ゲート絶縁膜（SiO2） 31……第１絶縁膜（SiO2） ４……ａ−Si膜 5,6……ソース・ドレイン電極（Al） ７……表示電極（ITφ） 101……レジスト
Claims (4)
- 【請求項１】基板と、この基板上に上下２層形成された
絶縁膜と、この絶縁膜上にソース及びドレインが形成さ
れ前記絶縁膜を介してゲート電極が形成された薄膜トラ
ンジスタと、前記絶縁膜を介して上下に且つ互いに直交
する方向に配置された、前記ゲート電極と一体形成され
たアドレス線及び前記ソース又はドレインの一方と一体
形成されたデータ線と、前記上の絶縁膜上に形成され前
記ソース又はドレインの他方に接続された表示電極とを
有する表示装置において、前記下の絶縁膜に形成された
孔部を有し、前記アドレス線がこの孔部に埋設され前記
下の絶縁膜と略同一厚であることを特徴とする表示装
置。 - 【請求項２】前記絶縁膜は、二酸化ケイ素、窒化シリコ
ン、ポリイミドの少なくとも一種類を使ったことを特徴
とする特許請求の範囲第１項記載の表示装置。 - 【請求項３】前記アドレス線は少なくとも一層以上の金
属層を積層したことを特徴とする特許請求の範囲第１項
記載の表示装置。 - 【請求項４】基板と、この基板上に上下２層形成された
絶縁膜と、この絶縁膜上にソース及びドレインが形成さ
れ前記絶縁膜を介してゲート電極が形成された薄膜トラ
ンジスタと、前記絶縁膜を介して上下に且つ互いに直交
する方向に配置され前記ゲート電極と一体形成されたア
ドレス線及び前記ソース又はドレインの一方と一体形成
されたデータ線と、前記上の絶縁膜上に形成され前記ソ
ース又はドレインの他方に接続された表示電極とを有す
る表示装置におけるアドレス線の製造方法において、前
記基板上に前記下の絶縁膜を形成する工程と、この下の
絶縁膜上にマスクを形成する工程と、このマスク上から
前記下の絶縁膜をエッチング除去して孔部を形成する工
程と、前記下の絶縁膜上及び前記マスクの全面に前記下
の絶縁膜と略同一厚の金属層を形成する工程と、前記孔
部以外の不要な前記金属層を前記マスクと共に除去して
前記アドレス線を形成する工程と、前記下の絶縁膜及び
前記アドレス線の全面に前記上の絶縁膜を形成する工程
とを具備することを特徴とする表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60013418A JPH0812539B2 (ja) | 1985-01-29 | 1985-01-29 | 表示装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60013418A JPH0812539B2 (ja) | 1985-01-29 | 1985-01-29 | 表示装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61173286A JPS61173286A (ja) | 1986-08-04 |
| JPH0812539B2 true JPH0812539B2 (ja) | 1996-02-07 |
Family
ID=11832583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60013418A Expired - Lifetime JPH0812539B2 (ja) | 1985-01-29 | 1985-01-29 | 表示装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812539B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01229229A (ja) * | 1988-03-09 | 1989-09-12 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタおよびその製造方法 |
| JPH02143462A (ja) * | 1988-11-24 | 1990-06-01 | Sony Corp | 薄膜トランジスタ |
| JPH07113726B2 (ja) * | 1989-01-10 | 1995-12-06 | 富士通株式会社 | 薄膜トランジスタマトリクスの製造方法 |
| JP2552365B2 (ja) * | 1989-08-11 | 1996-11-13 | シャープ株式会社 | アクティブマトリクス表示装置 |
| US5859444A (en) * | 1991-08-08 | 1999-01-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JPH0651350A (ja) * | 1992-08-03 | 1994-02-25 | Alps Electric Co Ltd | 表示装置 |
| JP2008103653A (ja) * | 2006-09-22 | 2008-05-01 | Tohoku Univ | 半導体装置及び半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58162133U (ja) * | 1982-04-22 | 1983-10-28 | 旭光学工業株式会社 | カメラとワインダ−の駆動伝達装置 |
| JPS59119379A (ja) * | 1982-12-27 | 1984-07-10 | 株式会社東芝 | 薄型表示装置 |
-
1985
- 1985-01-29 JP JP60013418A patent/JPH0812539B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61173286A (ja) | 1986-08-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |