JPH0695271B2

JPH0695271B2 - 逐次スキャンに応用するための改良された半導体メモリ素子

Info

Publication number: JPH0695271B2
Application number: JP59504100A
Authority: JP
Inventors: スリーウイツト，エヌ・ブルース
Original assignee: アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド
Priority date: 1983-12-23
Filing date: 1984-10-22
Publication date: 1994-11-24
Anticipated expiration: 2009-11-24
Also published as: JPS61500813A; DE3485742D1; US4608678A; EP0166739A4; EP0166739A1; WO1985002935A1; EP0166739B1

Description

【発明の詳細な説明】発明の背景発明の分野この発明は、集積回路半導体メモリに関し、より特定的
には、逐次スキャンの応用において用いるための改善さ
れた半導体メモリ素子に関する。

先行技術の説明逐次スキャンへの応用、すなわち利用されている素子へ
メモリのデータが逐次的に読出されるような応用におけ
る半導体メモリの使用に関していくつかの問題点が見い
出されてる。特に、スキャニングオペレーション期間中
のメモリアクセスのために有効な時間に関する制限は、
システム全体の性能を劣化させている。

逐次スキャンへの応用において見い出されるメモリアク
セスの問題の一例は、ビデオディスプレイシステムにお
ける半導体メモリの使用において見い出すことができ
る。この発明の好ましい実施例は、一般的に、そのよう
な応用に関するものであり、より特定的には、ビット−
マップされたグラフィックプロセッサシステムのための
ディスプレイメモリの応用に関する。

一般に、グラフィックプロセッサは、標準的なキーボー
ド端末上のシステムのユーザによる入力に応答してビデ
オスクリーン上に図記号を表示させる集積回路装置であ
る。グラフィックプロセッサビデオディスプレイシステ
ムにおいて、グラフィックプロセッサは、ビデオディス
プレイメモリシステムに連結されている。

ビデオディスプレイメモリシステムにおいて、ディスプ
レイメモリはしばしば、スクリーンメモリ（任意の時間
にスクリーン上に表示される部分）よりも大きい。この
スクリーンメモリは、ディスプレイメモリに対して水平
にまたは垂直に移動させられる。このプロセスは、スク
ローリングと呼ばれている。さらに、ディスプレイメモ
リ内容の隣接していない部分は、任意の位置におけるス
クリーンメモリに移動させられる。このプロセスは、ウ
インド処理（windowing）として知られている。

上述のビデオディスプレイシステムにおいて、ディスプ
レイメモリに含まれるデータは、更新のために有効な一
定期間内に連続的に更新されなければならない。

典型的なビデオディスプレイシステムにおいて用いられ
るスクリーンは、陰極線管（CRT）である。CRTスクリー
ン上において任意の時間に表示された情報は、標準的な
スクリーン速度においてリフレッシュされなければなら
ない。

それゆえに、図記号をビデオスクリーン上に表示させる
オペレーションは、２つの別々のサブ−オペレーション
…すなわち、ユーザの入力に応答して図形情報を処理す
ることおよびビデオスクリーン上に図記号を表示するこ
とを含んでいる。したがって、グラフィックプロセッサ
は、２つの連続する機能…すなわちディスプレイメモリ
の内容の更新およびCRTスクリーンのリフレッシュを実
行することを要求される。双方の機能を実行するため
に、グラフィックプロセッサは、ディスプレイメモリを
更新するのに利用可能な時間を減じてスクリーンのリフ
レッシュを調整しなければならない。この共用された機
能は、システムの性能（たとえば、システムの速度、ウ
インド処理およびスクローリング機能）を著しく劣化さ
せる。

もしも更新およびスクリーンリフレッシュ機能が分離さ
れれば、システムの性能を著しく改善することが可能で
ある。この分離は、オンチップシフトレジスタを含むビ
デオダイナミックランダムアクセスメモリ（ビデオDRA
M）を考案することによって実現され得る。このシフト
レジスタは、おそらく300ナノ秒の１転送サイクルにお
いて多数の並列ビット（たとえば256または512）を受取
るように作動し、さらにその後、高速ビデオクロックに
応答してデータをシフトアウトする。このデータは、ラ
ンダムアクセスメモリ（RAM）の入力および出力とは無
関係に別々の入力および出力を介してシフトアウトさ
れ、したがって、すべての実際的な目的に対して、更新
およびスクリーンリフレッシュ機能は独立している。

DRAMとオンボードシフトレジスタとを結合するビデオデ
ィスプレイメモリシステムが開発されている。そのよう
な構造は、概説した帯域幅の競合の問題を除去する。し
かしながら、そのような構造の現在の設計は、（本願発
明に対して）遅いメモリアクセスをもたらしておりかつ
ビデオディスプレイの粒状度を粗くしている。さらに、
スクローリングは、システムに用いられるシフトレジス
タの構造の関数として固定された一定の画素（ピクセ
ル）の境界においてのみ実行され得る。そのような設計
は、ディスプレイのスクリーン上で非常に目立つ不規則
な移動を伴った滑らかでないスクローリングのみをもた
らしている。テキストの跳躍的な移動に目が追従できな
いので、この“ハードな”スクロールの形態は文書を急
速にスキャンすることを困難にしている。

現在の設計はまた、ウインド処理プロセスを、ディスプ
レイメモリアレイ内のビット位置の固定された境界にお
けるデータの移動に限定している。ウインド処理プロセ
スに関する固有の制限のために、そのような設計はウイ
ンドデータの滑らかなディスプレイスクリーンのパニン
グ（panning）を行なうことができない。そのような設
計のウインド処理およびスクローリング特性は、ビデオ
ディスプレイグラフィックプロセッサシステムに対する
性能上の深刻な問題点を提起している。

発明の概要この発明の目的は、グラフィックプロセッサビデオディ
スプレイシステムのような逐次スキャンオペレーション
を含むシステムにおけるシステム性能を改善することで
ある。この発明の他の目的は、逐次スキャンへの応用に
おける逐次的なメモリアクセス機能からランダムメモリ
アクセス機能を分離することである。

さらにこの発明の他の目的は、逐次スキャンへの応用に
おける半導体メモリ素子のシフトレジスタ機能を改善す
ることである。

さらにこの発明の他の目的は、逐次スキャンへの応用に
おけるメモリアクセス時間を減少させることである。

この発明の利点は、メモリアクセス時間の減少に起因す
るシステムの応答時間の減少である。

この発明の好ましい実施例の他の利点は、ビデオディス
プレイスクリーン上で目につく不規則な移動を伴ったハ
ードなスクローリングを引き起こすスクローリングの制
限を取り除くことである。

この発明の好ましい実施例の他の利点は、ウインド処理
オペレーションに関する制限を取り除いてデータをどの
所望のビット位置からもシフトさせ、これによりデータ
をビデオディスプレイスクリーン上で滑らかにパニング
させることである。

この発明によれば、半導体メモリ素子は、逐次スキャン
への応用において改善されたシステム性能をもたらすよ
うに構成されている。特に、この発明は、シフトレジス
タ機能を実現するオンボード手段と結合された、ダイナ
ミックランダムアクセスメモリ（RAM）アレイとして構
成された主メモリを含んでいる。

この発明の重要な見地は、並列にロード可能な多重ビッ
トアドレスカウンタに関連して従（または“シフトレジ
スタ”）メモリ手段を利用することによるシフトレジス
タ機能の実現である。

この発明によると、主ダイナミックRAMからのデータ
は、列単位でシフトレジスタ手段に転送され、このシフ
トレジスタ手段は、第１および第２の列の幅のスタティ
ックランダムアクセスメモリ（RAM）アレイを含んでお
り、これらの各々は、主メモリの１列におけるビット数
に等しいビット幅を有している。各スタティックRAMア
レイは、並列にロード可能な多重ビットアドレスカウン
タに関連して作動する。アドレスカウンタのビット幅
は、シフトレジスタメモリにおいて１ビット位置をアド
レスするのに必要なビット数に等しい。この形状は、主
メモリアレイにおけるどの所望のビット位置においても
データ転送を開始させる。データは、主メモリからシフ
トレジスタに転送することができ、その逆もまた同様で
ある。

この発明は、添付図面に関連して検討された以下の詳細
な説明を参照することによってより良く理解されるであ
ろう。

図面の簡単な説明第１図は、主ディスプレイメモリアレイとスクリーンお
よびウインド−メモリアレイとの間の相互関係を示す、
従来のビデオディスプレイメモリシステムのブロック図
である。

第２図は、この発明による半導体メモリ素子のブロック
図である。

第３図は、この発明の素子における転送サイクルのスイ
ッチングの波形を示すタイミング図である。

特定の実施例の詳細な説明まず、この発明を実現するために発明者によって現在企
画されている最良の態様を描いている、この発明の特定
の実施例について詳細に参照する。そして、この発明の
特定の実施例は添付図面に記載されている。

この発明のランダムアクセスメモリシステムは、一般に
逐次スキャンへ応用され、すなわち利用されている素子
へメモリデータが逐次的に読出されるような応用例にお
いて適用されている。ビデオディスプレイメモリシステ
ムはそのような応用例の１つである。この発明の特定の
実施例に従うと、ビデオダイナミックランダムアクセス
メモリシステムを備えた半導体メモリ素子が提供されて
いる。この発明の構成が最初に議論され、続いてこの発
明の機能的動作が議論される。

第１図は、従来のビデオディスプレイメモリシステム10
を表わしており、スクリーンメモリ12およびウインドメ
モリ14の主ディスプレイメモリ16に対する関係を示して
いる。主ディスプレイメモリ16は、ダイナミックランダ
ムアクセスメモリ（DRAM）アレイである。主ディスプレ
イメモリ16は、ビデオスクリーン上に表示されるべき情
報を含んでいる。スクリーンメモリ12は、任意の時間に
ビデオスクリーン上に表示される情報を含んでおり、典
型的にはディスプレイメモリ16よりも小さい。第１図に
示されたメモリアレイのサイズは単にこの発明を説明す
るための例示的なものである。ウインドメモリ14は、い
くつかの任意の位置においてスクリーンメモリ12に移動
される（ウインド処理と呼ばれるプロセス）ディスプレ
イメモリ16の内容の一部を含んでいる。ディスプレイメ
モリ16からスクリーンメモリ12へのデータ部分の移動
は、矢印18によって示されている。

スクリーンメモリ12は、矢印20によって示されるように
ディスプレイメモリ16に対して水平または垂直に移動さ
れる。スクローリングと呼ばれるこのプロセスは、いず
れのビデオディスプレイシステムにおいても主たる要求
の１つである。

第２図は、逐次スキャンへの応用において使用するため
の、この発明による改善された半導体メモリ素子22のブ
ロック図を示している。特定の実施例は、この発明のビ
デオディスプレイメモリシステムへの適用について描い
ている。第２図に示されたメモリアレイおよびアドレス
カウンタのサイズは単に、この発明を説明するための例
示的なものにすぎない。半導体メモリ素子22に含まれた
主たる構成要素は、ビデオスクリーン上に表示されるべ
き情報を含む主メモリ手段24、主メモリ手段24から転送
されまたは主メモリ手段24へ転送されるべきデータを含
む従メモリ手段26、およびビット位置データが逐次デー
タ出力（SQ）端子62に与えられるべき、従メモリ手段26
内のビット位置を示す開始アドレスを従メモリ手段26に
与えるアドレス手段28である。主メモリ手段24は、ダイ
ナミックランダムアクセスメモリ（DRAM）アレイとして
構成されている。従メモリ手段26は、第１のランダムア
クセスメモリアレイ34と第２のランダムアクセスメモリ
アレイ36とを含んでいる。アドレス手段28は、データの
転送が開始する第１のRAMアレイ34内のビット位置を制
御する第１のアドレスカウンタ手段38を含んでいる。ア
ドレス手段28はまた、データの転送が開始する第２のRA
Mアレイ36内のビット位置を制御する第２のアドレスカ
ウンタ40を含んでいる。第１および第２のアドレスカウ
ンタ手段38および40は、データのシフトが開始する開始
位置を示す複数のアドレス入力（A_0-8）端子42における
信号によって並列にロード可能である。

この発明によると、半導体メモリ素子22はまた、行アド
レスバッファ回路44と、主メモリ手段24を従メモリ手段
26に結合する手段46と、アドレス手段28を従メモリ手段
26に結合するデコーダ回路48と、高速ビデオクロック
（図示せず）によって発生したタイミング信号を受取る
ビデオクロック端子50と、半導体メモリ素子22のスイッ
チングおよびタイミングを制御するロジック回路手段52
と、半導体メモリ素子22からの直列データの出力を能動
化する手段54とを含んでいる。

半導体メモリ素子22はさらに、ランダムアクセスデータ
入力（Ｄ）端子56と、直列データ入力（SD）端子58と、
ランダムアクセスデータ出力（Ｑ）端子60と、直列デー
タ出力（SQ）端子62とを含んでいる。

主メモリ手段24を従メモリ手段26に結合する手段46は、
センスアンプ回路手段64と、入力／出力ロジックゲート
回路手段66と、列アドレスバッファ回路68と、スイッチ
ングロジック回路手段70とを含んでいる。半導体メモリ
素子22のタイミングおよびスイッチングを制御するロジ
ック回路手段52は、行アドレスストローブ（▲
▼）端子72と、列アドレスストローブ（▲▼）端
子74と、オペレーション選択（▲▼）端子76
と、書込能動化（）端子78とを含んでいる。直列デー
タの出力を能動化する手段54は、マルチプレクサ回路80
と、直列出力バッファ回路84と、直列出力能動化（）
端子82と、レジスタ選択（Ｓ）端子86とを含んでいる。

構成上、半導体メモリ素子22は次のように構成されてい
る：アドレス入力（A_0-8）端子42は、行アドレスバッフ
ァ回路44、列アドレスバッファ回路68およびアドレス手
段28に結合されている。行アドレスバッファ回路44の出
力は、主メモリ手段24のアドレス入力に結合されてい
る。主メモリ手段24のデータ入力／出力は、結合手段46
を介して従メモリ手段26のデータ入力に結合されてい
る。主メモリ手段24を従メモリ手段26に結合する手段46
内において、センスアンプ回路手段64は、主メモリ手段
24と入力／出力ロジックゲート回路手段66との間に結合
され、入力／出力ロジックゲート回路手段66は、センス
アンプ回路手段64と列アドレスバッファ回路68との間に
結合され、列アドレスバッファ回路68は、入力／出力ロ
ジックゲート回路手段66とスイッチングロジック回路手
段70との間に結合され、さらに、スイッチングロジック
回路手段70は、列アドレスバッファ回路68と従メモリ手
段26との間に結合されている。

従メモリ手段26は、デコーダ回路48の出力端子45および
47に結合されている。デコーダ回路48は、従メモリ手段
26とアドレス手段28との間に結合されている。特に、第
１のアドレスカウンタ手段38からの複数の出力端子49
と、第２のアドレスカウンタ手段40からの複数の出力端
子51とは、デコーダ回路48に結合されている。アドレス
手段28はまた、アドレス入力（A_0-8）端子42に結合さ
れ、さらに、ビデオクロック端子（VCLK）50において高
速ビデオクロック（図示せず）に結合されている。

直列データの出力を能動化する手段54は本質的に、RAM
アレイ34,36の出力と、直列出力バッファ回路84を介し
て直列データ出力（SQ）端子62との間に結合されたマル
チプレクサ回路80である。このマルチプレクサ回路80は
また、半導体メモリ素子22のレジスタ選択（Ｓ）端子86
に結合された入力端子を有している。

ロジック回路手段52は、逐次スキャンへの応用に用いる
ために設計されたメモリ回路−ロジック回路インターフ
ェイスを組み入れた装置に関連して必要なタイミングお
よび制御機能を実行する。第２図において、半導体メモ
リ素子22内におけるロジック回路手段52の他の構成要素
への結合は、出力ライン88,90および92によって図式的
に表わされている。出力ライン88,90および92は、この
発明の構成および動作を説明するために必要な内部接続
を表わしている。ロジック回路手段52は、出力ライン88
上を介して行アドレスバッファ回路44に結合されてい
る。出力ライン88はまた、ロジック回路手段52を従メモ
リ手段26に結合する。ロジック回路手段52はまた、出力
ライン88および90上を介して結合手段46に結合されてい
る。ロジック回路手段52はさらに、出力ライン92上を介
してアドレス手段28に結合されている。この発明に対し
て特定的であるタイミングおよび制御のこれらのエレメ
ントは、この発明の動作の議論に関連して以下に説明さ
れる。

この発明の動作の以下の詳細な説明は、第２図に示され
たこの発明の特定の実施例および第３図に示されたタイ
ミング図を援用している。第３図は、この発明の転送サ
イクルのスイッチング波形を表わしている。

動作において、半導体メモリ素子22は、ランダムアクセ
スまたは逐次アクセス（シフトレジスタ）オペレーショ
ンの双方を行なうことが可能である。主メモリ手段24内
の262,144個のセルの位置のいずれか１つをデコードす
るために18の２進入力アドレスビットが要求される。ア
ドレス入力（A_0-8）端子42上の９個の行アドレスビット
が確立されるときに、それらは、行アドレスストローブ
（▲▼）端子72上のロジック−LOW信号によって
行アドレスバッファ回路44にロード（ラッチ）される。
一定の行−アドレス保持時間trh（第３図参照）後にア
ドレス入力（A_0-8）端子42において確立された９個の列
アドレスビットは、列アドレスストローブ（▲
▼）端子74上の信号によって列アドレスバッファ回路68
にロードされる。

オペレーション選択（▲▼）端子76上の信号
は、半導体メモリ素子22の転送またはランダムアクセス
オペレーションのいずれかを選択する。ランダムアクセ
スモードのオペレーションを選択するために、行アドレ
スストローブ（▲▼）端子72上の信号がロジック
−LOWに進むときに、ロジック−HIGH信号は、オペレー
ション選択（▲▼）端子76上に保持される。こ
れは、RAMアレイ34または36の512のエレメントを主メモ
リ手段24内の対応するビットから切断することによっ
て、シフトレジスタ（すなわち、従メモリ手段26および
アドレスカウンタ手段38および40）と、主メモリ手段24
との間のデータの転送を制限する。

第３図を参照すると、半導体メモリ素子22の転送動作
は、行アドレスストローブ（▲▼）端子72上の信
号がロジック−LOWに降下する前にオペレーション選択
（▲▼）端子76上に現われるロジック−LOW信
号によって活性化される。これは、RAMアレイ34またはR
AMアレイ36のいずれかの512のエレメントを主メモリ手
段24の512のビットラインに接続するスイッチを活性化
する。レジスタ選択（Ｓ）端子86上の信号は、半導体メ
モリ素子22の転送動作モード期間中にRAMアレイのどれ
がアクセスされるかを決定する。

半導体メモリ素子22が転送モードで作動しているとき
に、書込能動化（）端子78上の信号は、データが、ア
クセスされているRAMアレイ（34または36）へ転送され
るかまたはRAMアレイ（34または36）から転送されるか
を決定する。ロジック−LOW信号が書込能動化（）端
子78上に現われるときに、データは、アクセスされてい
るどのRAMアレイからも主メモリ手段24に転送されるで
あろう。逆に、ロジック−HIGH信号が書込能動化（）
端子78上に現われるときに、データは、主メモリ手段24
から、レジスタ選択（Ｓ）端子86上の信号によって決定
されるように、アクセスされているどのRAMアレイにも
転送されるであろう。したがって、読出および書込サイ
クルは常に、主メモリ手段24に関して行なわれる。

アドレス入力（A_0-8）端子42上の９個のアドレスビット
は、RAMアレイ34または36のいずれかへまたはいずれか
からのデータ転送に含まれる512の可能な行のうちの１
つを選択するように要求されている。アドレス入力は、
第１または第２の９−ビットアドレスカウンタ手段38お
よび40にロードされ、したがってRAMアレイ34または36
のいずれかにおけるいずれのビット位置においてもデー
タ転送を開始させる。

アドレス入力（A_0-8）端子42上でラッチされたアドレス
は、アドレスされた行および列のセル−情報ごとに、ラ
ンダムアクセスデータ出力（Ｑ）端子60上にデータ出力
を発生する。読出サイクルにおいて、これは、行アドレ
スストロープ（▲▼）端子72上における遷移に続
くアクセス期間の後に発生する。同じ行の上の他の読出
しは、列のアドレスを変えることによってのみ実行され
得る。書込サイクルにおいて、ランダムアクセスデータ
入力（Ｄ）端子56上のデータ入力は、アドレス入力（A
_0-8）端子42上に入力されたアドレスにおいて書込能動
化（）端子78上のロジック−HIGHからロジック−LOW
への遷移によって主メモリ手段24に書込まれる。

主メモリ手段24は、ダイナミック記憶素子を含んでお
り、したがって、それらの中にストアされたデータは、
周期的にリフレッシュされなければ失われるであろう。
主メモリ手段24内のメモリセルのリフレッシュは、行ア
ドレスストローブ（▲▼）端子72を介して行アド
レスの各々をストローブすることによって実現され、こ
れは、各行におけるすべてのビットをリフレッシュさせ
る。主メモリ手段24からRAMアレイ34または36への行の
データの転送はまた、その特定の行をリフレッシュす
る。

シフトレジスタとしての２つのRAMアレイ／アドレスカ
ウンタの構成の使用は、ビデオディスプレイスクリーン
上のいずれの位置においてもデータのウインド処理を許
容する。RAMアレイ34がウインドに対するピクセル情報
を有するときに、RAMアレイ36は“背景”に対するピク
セル情報を有し、その逆もまた同様である。上述よう
に、任意の時間においてどのウインドがスクリーン上に
表示されるかは、レジスタ選択（Ｓ）端子86上の信号に
よって決定される。

半導体メモリ素子22の逐次的アクセスオペレーションの
期間中に、データは、高速ビデオクロック（図示せず）
によって発生しかつビデオクロック（VCLK）端子50上で
受取られたタイミング信号に応答して、RAMアレイ34ま
たはRAMアレイ36のいずれかから逐次的にシフトアウト
される。データは、直列データ入力（SD）端子58上の直
列シフトインまたは主メモリ手段24における行の１つか
らの並列ロードによって、RAMアレイ34または36にスト
アされ得る。

直列データの出力を制御する手段54は、データがそこか
らシフトされるRAMアレイを選択しかつシフトアウトオ
ペレーションがそこで発生する素子を選択する二重の機
能をもたらしている。直列出力能動化（）端子82は、
直列データ出力（SQ）端子62のインピーダンスを制御す
ることによってシフトアウトオペレーションを活性化し
または制限している。ロジック−LOW信号が直列出力能
動化（）端子82上に存在するときに、直列データ出力
（SQ）端子62は、ローインピーダンス状態となり、した
がって能動化され、さらに直列データは読出されるであ
ろう。逆に、直列出力能動化（）端子82上のロジック
−HIGH信号は、直列データ出力（SQ）端子62を高インピ
ーダンス状態にしてシフトアウトオペレーションの発生
を防止している。直列出力能動化（）端子82のオペレ
ーションは、半導体メモリ素子22のような素子の１つ以
上のバンクを同じ外部回路内へマルチプレクスさせる。

この発明の特定の実施例の上述の説明は、例示および説
明の目的で提供された。したがって、この発明を開示さ
れたそのままの形態に限定しようとするものではなく、
明らかに多くの修正および変更が上述の教示を考慮して
実現可能である。この実施例は、この発明の原理および
その実際の応用について最もよく説明し、これによって
種々の実施例においておよび企画された特定の用途に適
した種々の修正を伴って当業者がこの発明を最もよく利
用することができるようにするために選択されかつ説明
された。したがって、この発明の範囲は、添付された請
求の範囲によって規定されている。

Claims

【特許請求の範囲】

【請求項１】逐次スキャン応用に使用するための、通常
動作モードと転送動作モードとを有する半導体メモリ素
子であって、前記素子は、前記通常動作モードで独立に
動作可能でありかつ前記転送動作モードで互いに通信す
る多数のメモリと、前記半導体メモリ素子のタイミング
およびスイッチングを制御するためのロジック回路手段
とを有し、前記半導体メモリ素子は、複数の（ｎ個の）アドレス入力端子を有する主メモリ
（24）と、２個のランダムアクセスメモリ手段（34,36）の形式の
２個のシフトレジスタを含む従メモリ（26）とを含み、
前記ランダムアクセスメモリ手段の各々は、通常モード
で選択信号（Ｓ）の制御の下で、任意のビット位置で始
まるいずれかのシフトレジスタへの逐次アクセスを許容
するために、プリセット可能なアドレスカウンタ手段
（38,40）によって制御され、前記プリセット可能なア
ドレスカウンタ手段（38,40）は、複数個の入力端子
と、前記シフトレジスタ手段（34,36）へ結合される複
数個の出力端子（49,51）とを有し、かつ前記プリセッ
ト可能なアドレスカウンタ手段（38,40）の内容を変更
するためのビデオクロック入力端子（50）を有し、ランダムアクセスデータ入力端子（56）と、ランダムアクセスデータ出力端子（60）と、直列データ入力端子（58）と、直列データ出力端子（62）とを備え、（ａ）第３の制御信号（▲▼）が第１の論理レベ
ルに進む前に、第１の制御信号（▲▼）が第１
の論理レベルにありかつ第２の制御信号（）が第２の
論理レベルにあるとき、前記主メモリ（24）から転送モ
ードで並列にデータを前記従メモリ（26）のシフトレジ
スタ（34,36）へ転送するための、かつ、（ｂ）前記第
３の制御信号（▲▼）が前記第１の論理レベルへ
進む前に、前記第１の制御信号（▲▼）が前記
第１の論理レベルにありかつ前記第２の制御信号（）
が第１の論理レベルにあるとき、前記従メモリ（26）の
シフトレジスタ（34,36）から転送モードで並列にデー
タを前記主メモリ（24）へ転送するための、かつ（ｃ）
前記第１の制御信号（▲▼）が第２の論理レベ
ルにあるとき前記従メモリ（26）から前記主メモリ（2
4）を分離するための、手段（46,52）と、前記第１の制御信号（▲▼）がその第２の論理
レベルにありかつ前記第２の制御信号（）が前記第１
の論理レベルにあるとき、前記ランダムアクセスデータ
入力端子（56）から前記主メモリ（24）へデータを転送
するための手段（44,52,66,68）と、前記第１の制御信号（▲▼）がその第２の論理
レベルにありかつ前記第２の制御信号（）が前記第２
の論理レベルにあるとき前記主メモリ（24）から前記ラ
ンダムアクセスデータ出力端子（60）へデータを転送す
るための手段（44,52,66,68）と、前記第１の制御信号（▲▼）がその第２の論理
レベルにありかつ前記第２の制御信号（）がその第１
の論理レベルにあるとき、前記直列データ入力端子（5
8）から前記従メモリ（26）のシフトレジスタへデータ
を転送するための手段（28,48,52）と、前記第１の制御信号（▲▼）がその前記第２の
論理レベルにありかつ前記第２の制御信号（）が第２
の論理レベルにあるとき、前記従メモリ（26）のシフト
レジスタから前記直列データ出力端子（62）へデータを
転送するための手段（28,48,52,54）とを含むことを特
徴とする、半導体メモリ素子
【請求項２】前記主メモリ（24）と前記ランダムアクセ
スデータ入力および出力端子（56,60）との間でデータ
を転送するための前記手段（44,52,66,68）は、前記主
メモリ（24）と前記ランダムアクセスデータ入力端子
（56）と前記ランダムアクセスデータ出力端子（60）と
の間で１回に１ビットデータを転送するための手段（4
4,66,68）を含み、前記従メモリ（26）のシフトレジス
タと前記直列データ入力および出力端子（58,62）との
間でデータを転送するための前記手段（28,48,52）は、
前記直列データ入力端子（58）と前記従メモリ（26）の
シフトレジスタとの間で直列にデータを転送するための
手段（28,48）と、前記従メモリ（26）のシフトレジス
タおよび前記直列データ出力端子（62）の間で直列にデ
ータを転送するための手段（28,48,54）とを含むことを
特徴とする、請求の範囲第１項記載の半導体メモリ素
子。
【請求項３】前記プリセット可能なアドレスカウンタ手
段（28）は並列ロード可能な多ビットアドレスカウンタ
（38,40）を含む、請求の範囲第１項記載の半導体メモ
リ素子。
【請求項４】前記従メモリ（26）の前記２個のランダム
アクセスメモリ手段は、第１および第２のスタティック
ランダムアクセスメモリ手段（34,36）を含み、前記ス
タティックランダムアクセスメモリ手段（34,36）の各
々は複数個の記憶位置を有し、かつ、前記従メモリ（2
6）のシフトレジスタと前記直列データ入力端子（58）
との間でかつ前記従メモリ（26）のシフトレジスタと前
記直列データ出力端子（62）との間で直列にデータを転
送するための前記プリセット可能なアドレスカウンタ手
段（28,40）は、前記第１および前記第２のスタティッ
クランダムアクセスメモリ手段（34,36）の選択された
記憶場所をそれぞれアドレスするようにプリセットされ
ることができる、かつ、前記選択された記憶位置からス
タートして、クロック信号（VCLK）に応答して前記第１
および第２のスタティックランダムアクセスメモリ手段
（34,36）の前記記憶位置をそれぞれ直列にアドレスす
る、第１および第２のアドレスカウンタ手段（38,40）
と、選択信号（Ｓ）に応答して前記第１および第２のス
タティックランダムアクセスメモリ手段（34,36）を前
記直列データ出力端子（62）へ選択的に結合するための
手段（80）とを含む、請求の範囲第１項記載の半導体メ
モリ素子。
【請求項５】前記主メモリ（24）はｎ行の記憶位置を有
するダイナミックランダムアクセスメモリを含み、前記
行の各々はｍ個の記憶位置を有し、かつ前記従メモリ
（26）の前記ランダムアクセスメモリ手段（34,36）の
各々は、ｍ個の記憶位置を有するスタティックランダム
アクセスメモリ（34,36）を含み、前記主メモリ（24）
から前記従メモリ（26）へかつ前記従メモリ（26）から
前記主メモリ（24）へデータを転送するための前記手段
（46,52）は、前記ダイナミックランダムアクセスメモ
リの前記ｎ行の１つの前記ｍ個の記憶位置と、前記従メ
モリのスタティックランダムアクセスメモリの前記ｍ個
の記憶位置との間で並列にデータを転送するための手段
を含み、前記従メモリ（26）と、前記直列データ入力端
子（58）との間でデータを転送するための前記手段（2
8,48,52）は、前記直列データ入力端子（58）と、前記
従メモリ（26）のスタティックランダムアクセスメモリ
との間で直列にデータを転送するための手段（28,48,5
2）を含み、かつ前記従メモリ（26）から前記直列デー
タ出力端子（62）へデータを転送するための前記手段
（28,48,52,54）は、前記従メモリ（26）のスタティッ
クランダムアクセスメモリと前記直列データ出力端子
（62）との間で直列にデータを転送するための手段を含
む、請求の範囲第１項記載の半導体メモリ素子。