JPH0141994B2 - - Google Patents
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- JPH0141994B2 JPH0141994B2 JP55013726A JP1372680A JPH0141994B2 JP H0141994 B2 JPH0141994 B2 JP H0141994B2 JP 55013726 A JP55013726 A JP 55013726A JP 1372680 A JP1372680 A JP 1372680A JP H0141994 B2 JPH0141994 B2 JP H0141994B2
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- row
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- 239000000872 buffer Substances 0.000 claims description 39
- 238000000034 method Methods 0.000 claims description 14
- 238000009125 cardiac resynchronization therapy Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 208000033991 Device difficult to use Diseases 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 230000011514 reflex Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/22—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of characters or indicia using display control signals derived from coded signals representing the characters or indicia, e.g. with a character-code memory
- G09G5/222—Control of the character-code memory
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
本発明はCRT表示装置等のラスタスキヤン方
式で表示する表示装置における表示画面のリフレ
ツシユ方式の改良に関する。
式で表示する表示装置における表示画面のリフレ
ツシユ方式の改良に関する。
CRT表示装置においては、従来、次のような
表示画面リフレツシユ方式が主に用いられてい
た。
表示画面リフレツシユ方式が主に用いられてい
た。
(イ) 表示期間中はリフレツシユメモリを完全に占
有し読み出す方式。
有し読み出す方式。
(ロ) １文字時間を２分割又は２文字時間を３分割
し、リフレツシユメモリを時分割で読み出す方
式。
し、リフレツシユメモリを時分割で読み出す方
式。
(ロ) 文字を表示していない行間時間に１行分リフ
レツシユメモリを読み出し貯蔵し、その貯蔵器
を読み出し表示する方式。
レツシユメモリを読み出し貯蔵し、その貯蔵器
を読み出し表示する方式。
前記方式(イ)は、表示期間中にリフレツシユメモ
リを表示画面のリフレツシユの為に完全に占有す
る為、装置を制御する論理回路からのリフレツシ
ユメモリに対するアクセスの受付けはリフレツシ
ユ時間の終了まで待たされる。したがつて、装置
の処理性能が極度に落ちる。もし処理性能を上げ
る為に表示期間中のリフレツシユサイクルをスチ
ールすると、そのサイクルにおける表示が正規で
はなくなり画面がちらつく原因となる。
リを表示画面のリフレツシユの為に完全に占有す
る為、装置を制御する論理回路からのリフレツシ
ユメモリに対するアクセスの受付けはリフレツシ
ユ時間の終了まで待たされる。したがつて、装置
の処理性能が極度に落ちる。もし処理性能を上げ
る為に表示期間中のリフレツシユサイクルをスチ
ールすると、そのサイクルにおける表示が正規で
はなくなり画面がちらつく原因となる。
方式(ロ)は、時分割する為に表示画面の保証及び
処理性能の向上が計られるが、キヤラクタサイク
ルを時分割するのでリフレツシユメモリとして高
速なアクセスタイムを有するメモリが必要とな
り、装置が高価となる。特に大容量表示が要求さ
れる表示装置に於いては、大容量かつ高速なメモ
リが必要となり、コストが著しく増大してしま
う。
処理性能の向上が計られるが、キヤラクタサイク
ルを時分割するのでリフレツシユメモリとして高
速なアクセスタイムを有するメモリが必要とな
り、装置が高価となる。特に大容量表示が要求さ
れる表示装置に於いては、大容量かつ高速なメモ
リが必要となり、コストが著しく増大してしま
う。
(ハ)の方式は、１行分の貯蔵器を有している為、
リフレツシユメモリを読み出す為の占有時間が短
かくなり、装置の処理性能を上げることができ、
また行間の時間にリフレツシユメモリを読み出せ
ばよいから、高速なリフレツシユメモリを必要と
しない。しかしこの方式は、グラフイツク文字や
けい線等を行間にも表示する装置には適用できな
い。近年多くなつているフルラスタースキヤン方
式のCRTを使用してけい線等の表示機能を備え
た装置は、行間の時間にリフレツシユメモリを読
み出し、行間の時間は表示しないことを前提とし
ている本方式では実現できない。
リフレツシユメモリを読み出す為の占有時間が短
かくなり、装置の処理性能を上げることができ、
また行間の時間にリフレツシユメモリを読み出せ
ばよいから、高速なリフレツシユメモリを必要と
しない。しかしこの方式は、グラフイツク文字や
けい線等を行間にも表示する装置には適用できな
い。近年多くなつているフルラスタースキヤン方
式のCRTを使用してけい線等の表示機能を備え
た装置は、行間の時間にリフレツシユメモリを読
み出し、行間の時間は表示しないことを前提とし
ている本方式では実現できない。
したがつて本発明の目的は、叙上の如き従来技
術の諸問題を解決できる改良された表示画面リフ
レツシユ方式を提供することにある。
術の諸問題を解決できる改良された表示画面リフ
レツシユ方式を提供することにある。
しかして本発明の主な特徴は、リフレツシユメ
モリの読出しバツフアとして表示画面上の複数行
分の表示データを収容する複数の行バツフアで構
成されかつ該行バツフアが書込みから読出しへお
よび読出しから書込みへと切り替えられる貯蔵器
を備え、表示画面のある行の表示期間にその行に
対する表示データを行バツフアの１つから読出し
て表示する一方、当該行の水平帰線期間に後続の
行に対する表示データをリフレツユメモリから読
出して別の行バツフアに書込むことにある。
モリの読出しバツフアとして表示画面上の複数行
分の表示データを収容する複数の行バツフアで構
成されかつ該行バツフアが書込みから読出しへお
よび読出しから書込みへと切り替えられる貯蔵器
を備え、表示画面のある行の表示期間にその行に
対する表示データを行バツフアの１つから読出し
て表示する一方、当該行の水平帰線期間に後続の
行に対する表示データをリフレツユメモリから読
出して別の行バツフアに書込むことにある。
次に第１図に本発明のCRT表示装置に適用し
た一実施例のブロツク図を示し説明する。
た一実施例のブロツク図を示し説明する。
同図において、アドレス切替器１はシステムア
ドレスバス１３とリフレツシユメモリ・アドレス
カウンタ６とを切替える為のものであり、その出
力がリフレツシユメモリ２の入力アドレスとな
る。リフレツシユメモリ２の出力データは、２行
分の表示データを格納できる（本例では256ワー
ド×８ビツトのランダムアクセスメモリで構成さ
れる）２行バツフア４のデータ入力となる。２行
バツフア４は、第２図に示すように128ワード
（１行分）の偶数行用バツフアLB０と奇数行バツ
フアLB１に分割されている。エクスクルーシ
ブ・オアゲート３は、図示しない行カウンタの20
ビツトとアドレス切替信号１０の排他的論理和を
とり、その出力によつて２行バツフア４のバツフ
アLB０，LB１のどちらを使用するかを決める。
より具体的には、ゲート３の出力は２行バツフア
４のアドレスの最上位ビツトに相当する。アドレ
ス切替器５は、２行バツフア書込みアドレスカウ
ンタ８と同読出しアドレスカウンタ９の一方を選
択し、選択した一方のカウンタの出力を２行バツ
フア４へ入力アドレスとして供給する。
ドレスバス１３とリフレツシユメモリ・アドレス
カウンタ６とを切替える為のものであり、その出
力がリフレツシユメモリ２の入力アドレスとな
る。リフレツシユメモリ２の出力データは、２行
分の表示データを格納できる（本例では256ワー
ド×８ビツトのランダムアクセスメモリで構成さ
れる）２行バツフア４のデータ入力となる。２行
バツフア４は、第２図に示すように128ワード
（１行分）の偶数行用バツフアLB０と奇数行バツ
フアLB１に分割されている。エクスクルーシ
ブ・オアゲート３は、図示しない行カウンタの20
ビツトとアドレス切替信号１０の排他的論理和を
とり、その出力によつて２行バツフア４のバツフ
アLB０，LB１のどちらを使用するかを決める。
より具体的には、ゲート３の出力は２行バツフア
４のアドレスの最上位ビツトに相当する。アドレ
ス切替器５は、２行バツフア書込みアドレスカウ
ンタ８と同読出しアドレスカウンタ９の一方を選
択し、選択した一方のカウンタの出力を２行バツ
フア４へ入力アドレスとして供給する。
上記アドレスカウンタ８とリフレツシユメモリ
用アドレスカウンタ６は制御回路７より出される
リフレツシユメモリ読み出し信号１１によつて動
作を制御されるリフレツシユメモリ用アドレスカ
ウンタ６は表示画面上の各表示行に対応するアド
レスを発生し、２行バツフア書込みアドレスカウ
ンタ８は上記カウンタ６によつて読み出されたリ
フレツシユメモリ２のデータを２行バツフア４に
格納するための書込みアドレスを発生する。２行
バツフア読出しアドレスカウンタ９は、制御回路
７より出される文字表示信号１２によつて動作を
制御され、２行バツフア４の読出しアドレスを発
生する。アドレス切替信号１０は、リフレツシユ
メモリ読み出し信号１１より先行して出されるも
ので、アドレス切替器１，５のアドレス切替を前
もつて準備する為に使用される。
用アドレスカウンタ６は制御回路７より出される
リフレツシユメモリ読み出し信号１１によつて動
作を制御されるリフレツシユメモリ用アドレスカ
ウンタ６は表示画面上の各表示行に対応するアド
レスを発生し、２行バツフア書込みアドレスカウ
ンタ８は上記カウンタ６によつて読み出されたリ
フレツシユメモリ２のデータを２行バツフア４に
格納するための書込みアドレスを発生する。２行
バツフア読出しアドレスカウンタ９は、制御回路
７より出される文字表示信号１２によつて動作を
制御され、２行バツフア４の読出しアドレスを発
生する。アドレス切替信号１０は、リフレツシユ
メモリ読み出し信号１１より先行して出されるも
ので、アドレス切替器１，５のアドレス切替を前
もつて準備する為に使用される。
第３図に本実施例の動作を説明する為の表示画
面の概念図を示す。本例では、横表示文字数80字
とし、１行が16本のラスターで構成される画面を
想定している。そしてリフレツシユメモリ読み出
し期間１４（水平帰線期間内）は８文字分に相当
する期間とし、ラスター10本の間に合計80文字
（１行分）読み出すものとする。
面の概念図を示す。本例では、横表示文字数80字
とし、１行が16本のラスターで構成される画面を
想定している。そしてリフレツシユメモリ読み出
し期間１４（水平帰線期間内）は８文字分に相当
する期間とし、ラスター10本の間に合計80文字
（１行分）読み出すものとする。
かかる条件における動作を以下に説明する。ま
ず奇、偶数行のいずれでも走査開始時点では前も
つてアドレス切替信号１０が“１”になつてお
り、アドレス切替器１はシステム・アドレスバス
１３を選択し、アドレス切替器５は読出しアドレ
スカウンタ９を選択している。今、偶数行の１本
目のラスターの走査期間とすると、行カウンタの
20ビツトは“０”である。したがつて、このラス
ターの表示期間には２行バツフア４の偶数行バツ
フアLB０（ゲート３の出力が“１”であるので）
のアドレスカウンタ９で指定されるアドレスから
ラスタ走査に同期して表示データが読出され、図
示しない文字発生器に送られ表示される。このラ
スタの表示期間が終了し水平帰線期間に入ると、
文字表示信号１２が出なくなり２行バツフア４の
読出しが停止する。リフレツシユメモリ読出し期
間１４に入る前にアドレス切替信号１０が“０”
に反転し、アドレス切替器５は書込みアドレスカ
ウンタ８側に切替わり、またアドレス切替器１は
リフレツシユメモリ用アドレスカウンタ６側に切
替わる。リフレツシユメモリ読出し期間１４で
は、リフレツシユメモリ２のアドレスカウンタ６
で指定されるアドレスから次の奇数行に表示すべ
き８文字分の表示データが順次読出され、それら
は２行バツフア４の奇数行バツフアLB１（ゲー
ト３の出力が“０”であるので）のアドレスカウ
ンタ８で指定されるアドレスに順次書込まれる。
リフレツシユメモリ読出し期間が終了すると、リ
フレツシユメモリ読出し信号１１が出なくなり、
リフレツシユメモリ２の読出しが停止しまた２行
バツフア４の書込みも停止する。同時にアドレス
切替信号１０が“１”になり、アドレス切替えが
行なわれる。これ以降、２本目から10本目のラス
ターについても同様であり、水平帰線期間内のリ
フレツシユメモリ読出し期間１４にそれぞれリフ
レツシユメモリ２から次の奇数行に対する表示デ
ータが８文字分づつ読出され２行バツフア４の奇
数行バツフアLB１に書込まれる。11本目から16
本目のラスターの走査期間は表示期間については
前のラスターと同様に偶数バツフアLB０の読出
しとその表示が行なわれるが、リフレツシユメモ
リ２から奇数バツフアLB１への書込みは実行さ
れない。
ず奇、偶数行のいずれでも走査開始時点では前も
つてアドレス切替信号１０が“１”になつてお
り、アドレス切替器１はシステム・アドレスバス
１３を選択し、アドレス切替器５は読出しアドレ
スカウンタ９を選択している。今、偶数行の１本
目のラスターの走査期間とすると、行カウンタの
20ビツトは“０”である。したがつて、このラス
ターの表示期間には２行バツフア４の偶数行バツ
フアLB０（ゲート３の出力が“１”であるので）
のアドレスカウンタ９で指定されるアドレスから
ラスタ走査に同期して表示データが読出され、図
示しない文字発生器に送られ表示される。このラ
スタの表示期間が終了し水平帰線期間に入ると、
文字表示信号１２が出なくなり２行バツフア４の
読出しが停止する。リフレツシユメモリ読出し期
間１４に入る前にアドレス切替信号１０が“０”
に反転し、アドレス切替器５は書込みアドレスカ
ウンタ８側に切替わり、またアドレス切替器１は
リフレツシユメモリ用アドレスカウンタ６側に切
替わる。リフレツシユメモリ読出し期間１４で
は、リフレツシユメモリ２のアドレスカウンタ６
で指定されるアドレスから次の奇数行に表示すべ
き８文字分の表示データが順次読出され、それら
は２行バツフア４の奇数行バツフアLB１（ゲー
ト３の出力が“０”であるので）のアドレスカウ
ンタ８で指定されるアドレスに順次書込まれる。
リフレツシユメモリ読出し期間が終了すると、リ
フレツシユメモリ読出し信号１１が出なくなり、
リフレツシユメモリ２の読出しが停止しまた２行
バツフア４の書込みも停止する。同時にアドレス
切替信号１０が“１”になり、アドレス切替えが
行なわれる。これ以降、２本目から10本目のラス
ターについても同様であり、水平帰線期間内のリ
フレツシユメモリ読出し期間１４にそれぞれリフ
レツシユメモリ２から次の奇数行に対する表示デ
ータが８文字分づつ読出され２行バツフア４の奇
数行バツフアLB１に書込まれる。11本目から16
本目のラスターの走査期間は表示期間については
前のラスターと同様に偶数バツフアLB０の読出
しとその表示が行なわれるが、リフレツシユメモ
リ２から奇数バツフアLB１への書込みは実行さ
れない。
次の奇数行も前述と基本的に同様であるが、こ
の時は行カウンタ20ビツトが“１”であるため、
２行バツフア４は奇数バツフアLB１について読
出しが行なわれ、偶数バツフアLB０について書
込みが行なわれる。
の時は行カウンタ20ビツトが“１”であるため、
２行バツフア４は奇数バツフアLB１について読
出しが行なわれ、偶数バツフアLB０について書
込みが行なわれる。
本実施例では１行当り10本のラスターの水平帰
線期間内の８文字分に相当する時間でリフレツシ
ユメモリの読出しを実行するようにしているが、
１文字サイクルでリフレツシユメモリをアクセス
できない場合は、読出し時間を例えば２倍にして
２文字サイクルで読出すようにしてもよい。これ
は装置の画面形式や使用素子に応じて適切に切め
ればよいことである。また、リフレツシユメモリ
の読出しバツフアの容量は表示画面の２行分以上
であれば任意である。さらに、バツフアはランダ
ムアクセスメモリに限るものではなく、制御上の
変更を要するがシフトレジスタでもよい。
線期間内の８文字分に相当する時間でリフレツシ
ユメモリの読出しを実行するようにしているが、
１文字サイクルでリフレツシユメモリをアクセス
できない場合は、読出し時間を例えば２倍にして
２文字サイクルで読出すようにしてもよい。これ
は装置の画面形式や使用素子に応じて適切に切め
ればよいことである。また、リフレツシユメモリ
の読出しバツフアの容量は表示画面の２行分以上
であれば任意である。さらに、バツフアはランダ
ムアクセスメモリに限るものではなく、制御上の
変更を要するがシフトレジスタでもよい。
本発明は以上に詳述した如くであり、表示画面
のリフレツシユによつてリフレツシユメモリが占
有されることがなく、リフレツシユメモリに対す
る他のアクセスを阻害する機会が減り、特にリフ
レツシユメモリの読出し時間は水平帰線期間の一
部であるため、システムバス側からデータを高速
にブロツク転送可能となり、装置性能を向上でき
る。またリフレツシユメモリの読出し期間はメモ
リ素子のアクセス時間に合せて決定できるので、
リフレツシユメモリを低速メモリ素子で実現でき
装置コストの引下げが可能となる。また言うまで
もなく、本発明はグラフイツクパターンやけい線
等を表示する装置にも適用できる。
のリフレツシユによつてリフレツシユメモリが占
有されることがなく、リフレツシユメモリに対す
る他のアクセスを阻害する機会が減り、特にリフ
レツシユメモリの読出し時間は水平帰線期間の一
部であるため、システムバス側からデータを高速
にブロツク転送可能となり、装置性能を向上でき
る。またリフレツシユメモリの読出し期間はメモ
リ素子のアクセス時間に合せて決定できるので、
リフレツシユメモリを低速メモリ素子で実現でき
装置コストの引下げが可能となる。また言うまで
もなく、本発明はグラフイツクパターンやけい線
等を表示する装置にも適用できる。
第１図は本発明のCRT表示装置に適用した一
実施例を示すブロツク図、第２図は第１図中の２
行バツフアの分割を示す概念図、第３図は同上実
施例の動作を説明するための表示画面の概念図で
ある。 １，５……アドレス切替器、２……リフレツシ
ユメモリ、４……２行バツフア、６……リフレツ
シユメモリ・アドレスカウンタ、７……制御回
路、８……２行バツフア書込みアドレスカウン
タ、９……２行バツフア読出しアドレスカウン
タ。
実施例を示すブロツク図、第２図は第１図中の２
行バツフアの分割を示す概念図、第３図は同上実
施例の動作を説明するための表示画面の概念図で
ある。 １，５……アドレス切替器、２……リフレツシ
ユメモリ、４……２行バツフア、６……リフレツ
シユメモリ・アドレスカウンタ、７……制御回
路、８……２行バツフア書込みアドレスカウン
タ、９……２行バツフア読出しアドレスカウン
タ。
Claims (1)
- １ リフレツシユメモリ内の表示データをラスタ
スキヤン方式で表示画面に表示する表示装置にお
いて、該リフレツシユメモリの読出しバツフアと
して表示画面上の複数行分の表示データを収容す
る複数の行バツフアで構成されかつ該行バツフア
が書込みから読出しへおよび読出しから書込みへ
と切り替えられる貯蔵器を備え、表示画面のある
行の表示期間にその行に対する表示データを該行
バツフアの１つから読出して表示する一方、当該
行の水平帰線期間に後続の行に対する表示データ
を該リフレツシユメモリから読出して別の該行バ
ツフアに書込むことを特徴とする表示画面のリフ
レツシユ方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1372680A JPS56111884A (en) | 1980-02-08 | 1980-02-08 | Refreshing system for display picture |
| US06/232,003 US4399435A (en) | 1980-02-08 | 1981-02-06 | Memory control unit in a display apparatus having a buffer memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1372680A JPS56111884A (en) | 1980-02-08 | 1980-02-08 | Refreshing system for display picture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56111884A JPS56111884A (en) | 1981-09-03 |
| JPH0141994B2 true JPH0141994B2 (ja) | 1989-09-08 |
Family
ID=11841243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1372680A Granted JPS56111884A (en) | 1980-02-08 | 1980-02-08 | Refreshing system for display picture |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4399435A (ja) |
| JP (1) | JPS56111884A (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58176683A (ja) * | 1982-04-09 | 1983-10-17 | 三菱電機株式会社 | 表示装置 |
| JPS60501575A (ja) * | 1983-05-25 | 1985-09-19 | ラムテック・コ−ポレ−ション | ベクトル属性を発生させる方法および装置 |
| US4642794A (en) * | 1983-09-27 | 1987-02-10 | Motorola Computer Systems, Inc. | Video update FIFO buffer |
| DE3373233D1 (en) * | 1983-09-28 | 1987-10-01 | Ibm | Data display apparatus with character refresh buffer and bow buffers |
| US4625203A (en) * | 1983-10-18 | 1986-11-25 | Digital Equipment Corporation | Arrangement for providing data signals for a data display system |
| JPS6095588A (ja) * | 1983-10-31 | 1985-05-28 | キヤノン株式会社 | 表示装置 |
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| US5222212A (en) * | 1988-09-16 | 1993-06-22 | Chips And Technologies, Inc. | Fakeout method and circuitry for displays |
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-
1981
- 1981-02-06 US US06/232,003 patent/US4399435A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56111884A (en) | 1981-09-03 |
| US4399435A (en) | 1983-08-16 |
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