JPH0695565B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPH0695565B2 JPH0695565B2 JP61154375A JP15437586A JPH0695565B2 JP H0695565 B2 JPH0695565 B2 JP H0695565B2 JP 61154375 A JP61154375 A JP 61154375A JP 15437586 A JP15437586 A JP 15437586A JP H0695565 B2 JPH0695565 B2 JP H0695565B2
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- JP
- Japan
- Prior art keywords
- groove
- insulating film
- memory device
- forming
- semiconductor memory
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置の製造方法に関し、特に１個の
MIS形電界効果トランジスターと１個のMIS形容量から成
る半導体記憶装置の製造方法に関する。
MIS形電界効果トランジスターと１個のMIS形容量から成
る半導体記憶装置の製造方法に関する。
従来、この種の半導体記憶装置としては、平面形MIS容
量を用いたものが広く用いられている。近年、記憶装置
の大容量化に伴い、微細化された記憶セル構造が幾つか
提案されている。代表的なものとしては、溝形MIS容量
を用いたものがある。又、溝内にトランジスタまで作り
込む構造がある（特開昭59−56763号公報、特開昭60−1
15710号公報）。
量を用いたものが広く用いられている。近年、記憶装置
の大容量化に伴い、微細化された記憶セル構造が幾つか
提案されている。代表的なものとしては、溝形MIS容量
を用いたものがある。又、溝内にトランジスタまで作り
込む構造がある（特開昭59−56763号公報、特開昭60−1
15710号公報）。
上述した従来の半導体記憶装置は、4Mビット以上のメモ
リ容量を実現するためには、セル面積がまだ大き過ぎる
とか、製造が困難であるという欠点がある。
リ容量を実現するためには、セル面積がまだ大き過ぎる
とか、製造が困難であるという欠点がある。
本発明の半導体記憶装置の製造方法は、一導電形単結晶
シリコン基板の一表面に深い溝を埋り柱状シリコン領域
を形成する工程と、溝を含む基板表面に少なくとも窒化
膜を含む容量絶縁膜を形成した後、溝内に他導電形不純
物が高濃度に添加された多結晶シリコンを埋め込む工程
と、前記多結晶シリコンの一部に柱状シリコン領域を内
部に含んだ浅い溝を形成する工程と、浅い溝が形成され
た多結晶シリコンの表面のみ選択的に酸化する工程と、
露出している容量絶縁膜を除去しゲート絶縁膜を形成す
る工程と、浅い溝内にワード線電極を埋め込む工程と、
柱状シリコン表面に他導電形不純物を導入する工程とを
有することを特徴とする。
シリコン基板の一表面に深い溝を埋り柱状シリコン領域
を形成する工程と、溝を含む基板表面に少なくとも窒化
膜を含む容量絶縁膜を形成した後、溝内に他導電形不純
物が高濃度に添加された多結晶シリコンを埋め込む工程
と、前記多結晶シリコンの一部に柱状シリコン領域を内
部に含んだ浅い溝を形成する工程と、浅い溝が形成され
た多結晶シリコンの表面のみ選択的に酸化する工程と、
露出している容量絶縁膜を除去しゲート絶縁膜を形成す
る工程と、浅い溝内にワード線電極を埋め込む工程と、
柱状シリコン表面に他導電形不純物を導入する工程とを
有することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の実施例による半導体記憶装置の平面図
である。P+基板に形成されたn+層12の下にワード線10が
埋め込まれており、最上部にn+層と接続されてビット線
13が走っている。
である。P+基板に形成されたn+層12の下にワード線10が
埋め込まれており、最上部にn+層と接続されてビット線
13が走っている。
第２図（ａ）〜（ｆ）は本発明の第１実施例を説明する
ための、第１図Ａ−Ａ′線断面における製造工程断面図
である。以下、製法を順に追って説明する。
ための、第１図Ａ−Ａ′線断面における製造工程断面図
である。以下、製法を順に追って説明する。
（ａ） 例えば、P+基板１上にＰ形エピ層２が設けられ
たエピ基板を用いる。単にＰ型基板を用いることも可能
である。レジスト３をマスクにして、P+基板に達する
様、異方性エッチングにより溝を形成する。隣り合うセ
ル間の分離のために、レジストをマスクにしてボロンイ
オン注入を行い、約1019cm-3程度の濃度のP++領域を形
成する（第２図（ａ））。
たエピ基板を用いる。単にＰ型基板を用いることも可能
である。レジスト３をマスクにして、P+基板に達する
様、異方性エッチングにより溝を形成する。隣り合うセ
ル間の分離のために、レジストをマスクにしてボロンイ
オン注入を行い、約1019cm-3程度の濃度のP++領域を形
成する（第２図（ａ））。
（ｂ） 容量絶縁膜として、例えば5nm程度のSiO2膜５
と100〜150nm程度のSi3N4膜６を形成する（第２図
（ｂ））。
と100〜150nm程度のSi3N4膜６を形成する（第２図
（ｂ））。
（ｃ） リンが高濃度にドープされたポリシリコンを成
長し、エッチバックによって溝内にポリシリコン７を埋
め込む。次にワード線のためのレジストパターン３を形
成する（第２図（ｃ））。
長し、エッチバックによって溝内にポリシリコン７を埋
め込む。次にワード線のためのレジストパターン３を形
成する（第２図（ｃ））。
（ｄ） レジスト３とSi3N4膜６をマスクにして、異方
性エッチングにより溝７を形成する。この溝の深さが、
トランジスタのゲート長を決める。次にポリシリコンを
酸化し、酸化膜８を形成する。このとき、Si3N4膜６が
酸化のマスクとなるため、Ｐエピ領域２は酸化されない
（第２図（ｄ））。
性エッチングにより溝７を形成する。この溝の深さが、
トランジスタのゲート長を決める。次にポリシリコンを
酸化し、酸化膜８を形成する。このとき、Si3N4膜６が
酸化のマスクとなるため、Ｐエピ領域２は酸化されない
（第２図（ｄ））。
（ｅ） 露出しているSi3N4膜６とSiO2膜５とを除去
し、例えば30〜50μｍ厚のゲート酸化膜９を成長し、溝
内にワード線10を埋め込む。ワード線材料としてはn+ポ
リシリコンが適している。より低抵抗にするためには、
n+ポリシリコン表面にシリサイドを形成するか、或い
は、ポリシリコンの代りに、シリサイドや高融点金属
（Mo,W等）を用いることもできる。n+ポリシリコンを用
いた場合には、Ｐエピ表面を熱窒化してシリコン表面に
のみ窒化膜11を形成する。この窒化膜をマスクにして、
ワード線10表面およびポリシリコン７表面に、例えば30
0nm程度の熱酸化膜を成長させる（第２図（ｅ））。
し、例えば30〜50μｍ厚のゲート酸化膜９を成長し、溝
内にワード線10を埋め込む。ワード線材料としてはn+ポ
リシリコンが適している。より低抵抗にするためには、
n+ポリシリコン表面にシリサイドを形成するか、或い
は、ポリシリコンの代りに、シリサイドや高融点金属
（Mo,W等）を用いることもできる。n+ポリシリコンを用
いた場合には、Ｐエピ表面を熱窒化してシリコン表面に
のみ窒化膜11を形成する。この窒化膜をマスクにして、
ワード線10表面およびポリシリコン７表面に、例えば30
0nm程度の熱酸化膜を成長させる（第２図（ｅ））。
（ｆ） 窒化膜11を除去し、ビット線13を配線する（第
２図（ｆ））。ビット線としては、リンあるいはヒ素が
ドーヴされたn+ポリシリコンが適している。このポリシ
リコンから熱拡散により、n+層12は形成される。抵坑値
を下げるために、n+ポリシリコン表面にシリサイド層が
被着されることが望ましい。ビット線としては、アルミ
ニウムを用いることも可能である。この場合には、イオ
ン注入によりあらかじめn+層12を形成しておく必要があ
る。
２図（ｆ））。ビット線としては、リンあるいはヒ素が
ドーヴされたn+ポリシリコンが適している。このポリシ
リコンから熱拡散により、n+層12は形成される。抵坑値
を下げるために、n+ポリシリコン表面にシリサイド層が
被着されることが望ましい。ビット線としては、アルミ
ニウムを用いることも可能である。この場合には、イオ
ン注入によりあらかじめn+層12を形成しておく必要があ
る。
第３図は、本発明の第２実施例を示す第１図のAA′線断
面図である。第１実施例ではセル間の分離のために第２
図（ａ）に示すようにP++層を用いた。しかし、第２図
（ｂ）に示す容量絶縁膜が薄くなるほど、P+基板の反転
を防止するために表面を高濃度にしなければならない。
もし濃度が不足すると、反転に至らなくても表面空乏層
領域が形成され、表面での発生・再結合によって容量に
蓄えた電荷が失なわれ易くなる。これを防止するため
に、第２の実施例では溝の底だけに厚い酸化膜16を形成
している。これは、異方性エッチングにより溝側壁に窒
化膜15を残すことにより、この窒化膜をマスクに選択酸
化することによって実現できる。
面図である。第１実施例ではセル間の分離のために第２
図（ａ）に示すようにP++層を用いた。しかし、第２図
（ｂ）に示す容量絶縁膜が薄くなるほど、P+基板の反転
を防止するために表面を高濃度にしなければならない。
もし濃度が不足すると、反転に至らなくても表面空乏層
領域が形成され、表面での発生・再結合によって容量に
蓄えた電荷が失なわれ易くなる。これを防止するため
に、第２の実施例では溝の底だけに厚い酸化膜16を形成
している。これは、異方性エッチングにより溝側壁に窒
化膜15を残すことにより、この窒化膜をマスクに選択酸
化することによって実現できる。
第４図は、本発明の第３実施を示す、第１図AA′線断面
図である。第１実施例では第２図（ｅ）に示すように、
熱窒化膜11をマスクにしてポリシリコン表面を酸化し、
第２図（ｆ）に示すようにビット線13とワード線10およ
び容量電極７の間の絶縁分離を行っている。この方法
は、ワード線にポリシリコンを用いた場合にしか用いら
れない。また、十分な厚みの酸化膜を形成することは困
難である。そこで、第３実施例では、Ｐエピ２よりも容
量電極７およびワード線10を低く形成し、くぼみ17を形
成しておき、このくぼみに酸化膜18を埋め込む。酸化膜
18を成長した後、Ｐエピ２の表面が露出するまでエッチ
ングする。露出した部分にn+層を形成し、ビット線を接
続する。
図である。第１実施例では第２図（ｅ）に示すように、
熱窒化膜11をマスクにしてポリシリコン表面を酸化し、
第２図（ｆ）に示すようにビット線13とワード線10およ
び容量電極７の間の絶縁分離を行っている。この方法
は、ワード線にポリシリコンを用いた場合にしか用いら
れない。また、十分な厚みの酸化膜を形成することは困
難である。そこで、第３実施例では、Ｐエピ２よりも容
量電極７およびワード線10を低く形成し、くぼみ17を形
成しておき、このくぼみに酸化膜18を埋め込む。酸化膜
18を成長した後、Ｐエピ２の表面が露出するまでエッチ
ングする。露出した部分にn+層を形成し、ビット線を接
続する。
以上説明したように本発明は、溝内にポリシリコンを埋
め込み、このポリシリコンに再び溝を形成し、再度ワー
ド線電極を埋め込むという簡便な方法により、溝内に容
量部とトランジスタ部を実現できる効果がある。本発明
の製法では、ビット線とn+層の間のコンタクト窓は自己
整合で形成できるため、セルを最小設計寸法で実現でき
るという効果もある。
め込み、このポリシリコンに再び溝を形成し、再度ワー
ド線電極を埋め込むという簡便な方法により、溝内に容
量部とトランジスタ部を実現できる効果がある。本発明
の製法では、ビット線とn+層の間のコンタクト窓は自己
整合で形成できるため、セルを最小設計寸法で実現でき
るという効果もある。
【図面の簡単な説明】 第１図は本発明の半導体記憶装置の平面図、第２図
（ａ）〜（ｆ）は本発明の第１の実施例工程断面図、第
３図は本発明の第２の実施例による工程断面図、第４図
は本発明の第３の実施例による工程断面図である。 １……P+基板、２……Ｐエピ、３……レジスト、４……
P++領域、５……SiO2膜、６……Si3N4膜、７……ポリシ
リコン、８……酸化膜、９……ゲート酸化膜、10……ワ
ード線、11……窒化膜、12……n+層、13……ビット線、
14……SiO2、15……窒化膜、16……酸化膜、17……くぼ
み、18……酸化膜。
（ａ）〜（ｆ）は本発明の第１の実施例工程断面図、第
３図は本発明の第２の実施例による工程断面図、第４図
は本発明の第３の実施例による工程断面図である。 １……P+基板、２……Ｐエピ、３……レジスト、４……
P++領域、５……SiO2膜、６……Si3N4膜、７……ポリシ
リコン、８……酸化膜、９……ゲート酸化膜、10……ワ
ード線、11……窒化膜、12……n+層、13……ビット線、
14……SiO2、15……窒化膜、16……酸化膜、17……くぼ
み、18……酸化膜。
Claims (2)
- 【請求項１】一導電形単結晶シリコン基板の一表面に深
い溝を堀り柱状シリコン領域を形成する工程と、前記溝
を含む前記基板表面に少なくとも窒化膜を含む容量絶縁
膜を形成した後、前記溝内に他導電形不純物が高濃度に
添加された多結晶シリコンを埋め込む工程と、前記多結
晶シリコンの一部に前記柱状シリコン領域を内部に含ん
だ浅い溝を形成する工程と、前記浅い溝が形成された多
結晶シリコンの表面のみ選択的に酸化する工程と、露出
している前記容量絶縁膜を除去しゲート絶縁膜を形成し
た後前記浅い溝内にワード線電極を埋め込む工程と、前
記柱状シリコン表面に他導電形不純物を導入する工程と
を有することを特徴とする半導体記憶装置の製造方法。 - 【請求項２】前記ワード線電極を埋め込む工程の後、前
記柱状シリコン表面を除く領域を自己整合により絶縁膜
で被う工程を有することを特徴とする特許請求の範囲第
（１）項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61154375A JPH0695565B2 (ja) | 1986-06-30 | 1986-06-30 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61154375A JPH0695565B2 (ja) | 1986-06-30 | 1986-06-30 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS639965A JPS639965A (ja) | 1988-01-16 |
| JPH0695565B2 true JPH0695565B2 (ja) | 1994-11-24 |
Family
ID=15582779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61154375A Expired - Lifetime JPH0695565B2 (ja) | 1986-06-30 | 1986-06-30 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695565B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01235268A (ja) * | 1988-03-15 | 1989-09-20 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| US5014099A (en) * | 1988-05-26 | 1991-05-07 | Texas Instruments Incorporated | Dynamic RAM cell with trench capacitor and trench transistor |
| JPH079611Y2 (ja) * | 1989-12-21 | 1995-03-08 | 直江津電子工業株式会社 | 半導体ウエハの切断保持機構 |
| KR20020037604A (ko) * | 2000-11-15 | 2002-05-22 | 박기태 | 집진장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62257763A (ja) * | 1986-04-30 | 1987-11-10 | Nec Corp | 半導体記憶装置 |
-
1986
- 1986-06-30 JP JP61154375A patent/JPH0695565B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS639965A (ja) | 1988-01-16 |
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