JPH0695794B2 - 時分割交換方式 - Google Patents
時分割交換方式Info
- Publication number
- JPH0695794B2 JPH0695794B2 JP58212256A JP21225683A JPH0695794B2 JP H0695794 B2 JPH0695794 B2 JP H0695794B2 JP 58212256 A JP58212256 A JP 58212256A JP 21225683 A JP21225683 A JP 21225683A JP H0695794 B2 JPH0695794 B2 JP H0695794B2
- Authority
- JP
- Japan
- Prior art keywords
- frame
- highway
- memory
- time
- pcm
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 本発明は,PCM回線にビットスティーリング信号方式を用
いて時分割多重化された信号をその状態のまま時分割交
換し得る時分割交換方式に関し，詳しくは本発明者等が
先に出願した同名称の特願昭57−218939号の改良に関す
るものである。
いて時分割多重化された信号をその状態のまま時分割交
換し得る時分割交換方式に関し，詳しくは本発明者等が
先に出願した同名称の特願昭57−218939号の改良に関す
るものである。
近似PCMコーデックICは１チップ化され，更にそのピン
数の削減が望まれており，このため符号化，復号化チャ
ネルパルスの統合を行なったものも検討されている。一
方時分割交換機においては,PCMコーデックICは回線に対
応するもので，その数量についてみると膨大なものであ
る。従ってPCMコーデックICのチャネルパルスの供給系
を統合することは，時分割交換機の布線の軽減化及び装
置の小形化，経済化が期待されるものである。
数の削減が望まれており，このため符号化，復号化チャ
ネルパルスの統合を行なったものも検討されている。一
方時分割交換機においては,PCMコーデックICは回線に対
応するもので，その数量についてみると膨大なものであ
る。従ってPCMコーデックICのチャネルパルスの供給系
を統合することは，時分割交換機の布線の軽減化及び装
置の小形化，経済化が期待されるものである。
一方，低速の異速度端末を時分割データ交換網に収容す
るためにとられるマルチフレーム構成においては，情報
の発生がマルチフレーム内において，離散的であるの
で，これら端末群の相互接続はマルチフレーム交換方式
が必須となるものである。例えばわが国のDDXデータ回
線交換網は20マルチフレーム交換方式がとられている。
しかしながらPCM1.544Mbit/sのビットスティーリング信
号方式においては，第１図のフレーム構成図に示すよう
に,12フレームで１マルチフレームを構成し，第６フレ
ーム，第12フレームの第８ビット目を個別信号の伝達に
使用しているものである。このように第６フレーム，第
12フレームの第８ビット目を個別信号ビットとして用い
るという規則性があるので，高価なマルチフレーム交換
は必ずしも必要としないものである。
るためにとられるマルチフレーム構成においては，情報
の発生がマルチフレーム内において，離散的であるの
で，これら端末群の相互接続はマルチフレーム交換方式
が必須となるものである。例えばわが国のDDXデータ回
線交換網は20マルチフレーム交換方式がとられている。
しかしながらPCM1.544Mbit/sのビットスティーリング信
号方式においては，第１図のフレーム構成図に示すよう
に,12フレームで１マルチフレームを構成し，第６フレ
ーム，第12フレームの第８ビット目を個別信号の伝達に
使用しているものである。このように第６フレーム，第
12フレームの第８ビット目を個別信号ビットとして用い
るという規則性があるので，高価なマルチフレーム交換
は必ずしも必要としないものである。
従来方式（特願昭57−218939号）の時分割交換方式は，
この点に着目したもので,PCM1.544Mbit/s方式の回線間
のマルチフレームまたは1/2マルチフレーム同期をとっ
た後，各フレーム内相互で交換すれば信号ビットを意識
することなくビットスティーリング信号方式のPCM回線
の交換を可能とするものである。
この点に着目したもので,PCM1.544Mbit/s方式の回線間
のマルチフレームまたは1/2マルチフレーム同期をとっ
た後，各フレーム内相互で交換すれば信号ビットを意識
することなくビットスティーリング信号方式のPCM回線
の交換を可能とするものである。
しかしながら一般に，時分割交換機は中継交換機能と加
入者交換機能を兼ね備えることが多く，また上述のよう
にPCMコーデックICが１チップ化され，更にピン数の削
減も望まれているものの，従来方式の時分割交換方式で
は，時間関数を示す第２図で判明するようにPCMコーデ
ックICの符号化系，復号化系のチャネルパルスを統合し
得ないものである。
入者交換機能を兼ね備えることが多く，また上述のよう
にPCMコーデックICが１チップ化され，更にピン数の削
減も望まれているものの，従来方式の時分割交換方式で
は，時間関数を示す第２図で判明するようにPCMコーデ
ックICの符号化系，復号化系のチャネルパルスを統合し
得ないものである。
即ち，従来方式の時分割交換方式の時間関係を示す第２
図で説明すると,100は時分割交換機のスイッチ部,201〜
208は入ハイウエイ,301〜308は出ハイウエイを夫々示
し，いま任意の入ハイウエイとして例えば入ハイウエイ
201上に1/2マルチフレーム同期がとられたA1，B1，A2，
B2，A3，B3の各フレームが時系列順に到達するものとす
る。
図で説明すると,100は時分割交換機のスイッチ部,201〜
208は入ハイウエイ,301〜308は出ハイウエイを夫々示
し，いま任意の入ハイウエイとして例えば入ハイウエイ
201上に1/2マルチフレーム同期がとられたA1，B1，A2，
B2，A3，B3の各フレームが時系列順に到達するものとす
る。
時分割交換機のスイッチ部100には、２組のメモリスイ
ッチＡとＢ（図示せず）がフレーム単位に，交互に書込
み，読出しの動作を繰り返す。
ッチＡとＢ（図示せず）がフレーム単位に，交互に書込
み，読出しの動作を繰り返す。
即ち，例えば入ハイウエイ201上のフレームA1のビット
ストリームは，時系列順にメモリスイッチＡに書込ま
れ，また1/2マルチフレーム同期がとられているので，
他の入ハイウエイ202〜208の相当フレームA1も同様にし
てメモリスイッチＡに書込まれる。これらのフレームA1
ならびにフレームA1に相当するフレームの最後のビット
がメモリスイッチＡに書込みが終ると，次に到達する入
ハイウエイ201上のフレームB1ならびに他の入ハイウエ
イ202〜208上のフレームB1相当フレームの書込みにそな
えて，メモリスイッチＡに替えてメモリスイッチＢに切
替わる。これとほとんど同時に，別に与えられた接続情
報によりメモリスイッチＡに書込まれたフレームA1なら
びにフレームA1相当フレームの読出しが開始され，以下
同様にして２組のメモリスイッチＡとＢとがフレーム単
位に交互に書込み，読出しの動作が繰返されて交換動作
が行なわれる。
ストリームは，時系列順にメモリスイッチＡに書込ま
れ，また1/2マルチフレーム同期がとられているので，
他の入ハイウエイ202〜208の相当フレームA1も同様にし
てメモリスイッチＡに書込まれる。これらのフレームA1
ならびにフレームA1に相当するフレームの最後のビット
がメモリスイッチＡに書込みが終ると，次に到達する入
ハイウエイ201上のフレームB1ならびに他の入ハイウエ
イ202〜208上のフレームB1相当フレームの書込みにそな
えて，メモリスイッチＡに替えてメモリスイッチＢに切
替わる。これとほとんど同時に，別に与えられた接続情
報によりメモリスイッチＡに書込まれたフレームA1なら
びにフレームA1相当フレームの読出しが開始され，以下
同様にして２組のメモリスイッチＡとＢとがフレーム単
位に交互に書込み，読出しの動作が繰返されて交換動作
が行なわれる。
これにより例えば出ハイウエイ301には，交換し終った
ビットストリームが図示のとおりＡ′1,B′1,A′2,
B′2,A′3,B′3の順に送出される。また出ハイウエイ30
2〜308についても同様である。
ビットストリームが図示のとおりＡ′1,B′1,A′2,
B′2,A′3,B′3の順に送出される。また出ハイウエイ30
2〜308についても同様である。
ここで上述の入ハイウエイと出ハイウエイとの時間関係
を考察すると,1フレーム分の書込み終了後読出しを開始
するために１フレーム分の時間125μｓ遅れ，更に交換
動作のための最長125μｓ遅れる。
を考察すると,1フレーム分の書込み終了後読出しを開始
するために１フレーム分の時間125μｓ遅れ，更に交換
動作のための最長125μｓ遅れる。
また入ハイウエイより出ハイウエイ間の遅延について
は，入ハイウエイとメモリスイッチ間の伝送遅延時間α
1及びメモリスイッチと出ハイウエイ間の伝送遅延時間
α2との合計時間α0（＝α1＋α2）だけ，図示のように
遅れ，従って入ハイウエイと出ハイウエイとの間には，
時間α0のタイミング差が生ずるものである。
は，入ハイウエイとメモリスイッチ間の伝送遅延時間α
1及びメモリスイッチと出ハイウエイ間の伝送遅延時間
α2との合計時間α0（＝α1＋α2）だけ，図示のように
遅れ，従って入ハイウエイと出ハイウエイとの間には，
時間α0のタイミング差が生ずるものである。
依って自局内接続用の加入者回路ならびにアナログ接続
用のトランクを必要とするときは，入ハイウエイの前端
にPCM符号器を，出ハイウエイの後端にPCM復号器を夫々
接続することになるので，これら符号器，復号器に供給
するチャネルパルスを同一とすることはできないという
欠点を有しているものである。
用のトランクを必要とするときは，入ハイウエイの前端
にPCM符号器を，出ハイウエイの後端にPCM復号器を夫々
接続することになるので，これら符号器，復号器に供給
するチャネルパルスを同一とすることはできないという
欠点を有しているものである。
本発明は、上述の欠点を解消するためになされたもの
で，従来方式の時分割交換方式を基礎とするも，メモリ
スイッチを新規な構成とすることによりPCMコーデックI
Cの符号化系，復号化系のチャネルパルスの統合が容易
にできる時分割交換方式の提供を目的とするのである。
で，従来方式の時分割交換方式を基礎とするも，メモリ
スイッチを新規な構成とすることによりPCMコーデックI
Cの符号化系，復号化系のチャネルパルスの統合が容易
にできる時分割交換方式の提供を目的とするのである。
以下，本発明を図面により説明する。第３図A,B及び第
４図は，本発明の原理を示すもので，第３図Ａにおい
て,601は任意の加入者回路のコーデックで，そのPCM符
号器601aは入ハイウエイ207を経由して，時分割交換機
のスイッチ部100と接続している。またコーデック601の
PCM復号器601bは出ハイウエイ307を経由してスイッチ部
100と接続している。
４図は，本発明の原理を示すもので，第３図Ａにおい
て,601は任意の加入者回路のコーデックで，そのPCM符
号器601aは入ハイウエイ207を経由して，時分割交換機
のスイッチ部100と接続している。またコーデック601の
PCM復号器601bは出ハイウエイ307を経由してスイッチ部
100と接続している。
いま復号器601aに供給する符号器チャネルパルスと復号
器601bに供給する復号器チャネルパルスを第３図Ｂのよ
うに一致させるには，出ハイウエイ307のタイミングを
入ハイウエイ207のタイミングよりフレーム長の整数倍
遅れて読出すように設定すればよいものである。ただし
伝送品質上の条件より遅延時間は実用上の制限があるの
で可能な限り小なることが望まれる。
器601bに供給する復号器チャネルパルスを第３図Ｂのよ
うに一致させるには，出ハイウエイ307のタイミングを
入ハイウエイ207のタイミングよりフレーム長の整数倍
遅れて読出すように設定すればよいものである。ただし
伝送品質上の条件より遅延時間は実用上の制限があるの
で可能な限り小なることが望まれる。
即ち，第４図に示すように,1/2マルチ同期がとられた図
示していない入ハイウエイ上の６組のPCMフレームは，A
1，B1，C1，A2，B2，C2に区分され,3組のメモリスイッ
チまたはメモリエリアが３ケ所に分割されたメモリスイ
ッチに，時系列順に逐次書込まれる。
示していない入ハイウエイ上の６組のPCMフレームは，A
1，B1，C1，A2，B2，C2に区分され,3組のメモリスイッ
チまたはメモリエリアが３ケ所に分割されたメモリスイ
ッチに，時系列順に逐次書込まれる。
いま符号器601aより入ハイウエイ207を経由してメモリ
スイッチ100に書込まれるまでに発生する遅延時間をα1
とする。また出ハイウエイ307のタイミングは，上述し
たようにフレーム長の整数倍の遅れとする必要があるの
で，この場合２フレーム分の250μｓ遅れて，フレーム
位置が一致するように設定されるものとする。従ってこ
の２フレーム分の250μｓは，上述の遅延時間α1とメモ
リスイッチより出ハイウエイ307を経由して復号器601b
に至る伝送遅延時間α2及びメモリスイッチの読出しに
際して付与する遅延時間α3の合計に相当する。
スイッチ100に書込まれるまでに発生する遅延時間をα1
とする。また出ハイウエイ307のタイミングは，上述し
たようにフレーム長の整数倍の遅れとする必要があるの
で，この場合２フレーム分の250μｓ遅れて，フレーム
位置が一致するように設定されるものとする。従ってこ
の２フレーム分の250μｓは，上述の遅延時間α1とメモ
リスイッチより出ハイウエイ307を経由して復号器601b
に至る伝送遅延時間α2及びメモリスイッチの読出しに
際して付与する遅延時間α3の合計に相当する。
尚，出ハイウエイ307のフレームとして例えばＡ′1はス
イッチメモリにおいて，交換動作が完了したものが逐次
読出されるので，入ハイウエイ207のタイミングより２
フレーム分遅れに加えて，交換動作に要する遅延も加わ
り，最も遅延する場合は３フレーム分の375μｓが交換
機で発生する最大遅延量となる。
イッチメモリにおいて，交換動作が完了したものが逐次
読出されるので，入ハイウエイ207のタイミングより２
フレーム分遅れに加えて，交換動作に要する遅延も加わ
り，最も遅延する場合は３フレーム分の375μｓが交換
機で発生する最大遅延量となる。
またメモリスイッチに着目すれば，A1フレームが書込ま
れ，A1フレームが交換動作のために読出しを開始する時
間と完了する時間は，B1フレームとC1フレームにまたが
ることになる。
れ，A1フレームが交換動作のために読出しを開始する時
間と完了する時間は，B1フレームとC1フレームにまたが
ることになる。
以上述べたように，出ハイウエイを入ハイウエイのタイ
ミングに合わせるように１フレーム長の整数倍の遅延を
与えてメモリスイッチより読出させれば自局内接続用の
加入者回路ならびにアナログトランクに実装された符号
器と復号器のチャネルパルスを共用することができるも
のである。
ミングに合わせるように１フレーム長の整数倍の遅延を
与えてメモリスイッチより読出させれば自局内接続用の
加入者回路ならびにアナログトランクに実装された符号
器と復号器のチャネルパルスを共用することができるも
のである。
次に本発明による時分割交換方式の動作を第５図，第６
により説明する。
により説明する。
第５図は，本発明による時分割交換方式の一実施例を示
し，第２図，第３図との同一部分は同一符号を付してあ
る。
し，第２図，第３図との同一部分は同一符号を付してあ
る。
第５図において,101はメモリスイッチ,104はマルチプレ
クサ,105はデマルチプレクサ,401〜40nはディジタルト
ランク回路,501〜50nはアナログトランク回路,601〜624
は加入者回路,701〜724は電話機である。
クサ,105はデマルチプレクサ,401〜40nはディジタルト
ランク回路,501〜50nはアナログトランク回路,601〜624
は加入者回路,701〜724は電話機である。
ディジタルトランク401〜40nにおいて,PCM1.544Mbit/s
回線からの直列PCM信号は1/2マルチフレーム同期がとら
れ，入ハイウエイ201〜20nを経由してマルチプレクサ10
4に接続される。またアナログ音声回路からの音声通話
電流はアナログトランク回路501〜50nにおして直列PCM
1.544Mbit/s信号に符号化され入ハイウエイ208を経由し
てマルチプレクサ104に接続される。尚，これら自局内
でPCM符号化されるものは，当初より1/2マルチフレーム
同期がとられた状態で符号化されているものである。
回線からの直列PCM信号は1/2マルチフレーム同期がとら
れ，入ハイウエイ201〜20nを経由してマルチプレクサ10
4に接続される。またアナログ音声回路からの音声通話
電流はアナログトランク回路501〜50nにおして直列PCM
1.544Mbit/s信号に符号化され入ハイウエイ208を経由し
てマルチプレクサ104に接続される。尚，これら自局内
でPCM符号化されるものは，当初より1/2マルチフレーム
同期がとられた状態で符号化されているものである。
マルチプレクサ104においては,8本の入ハイウエイ201〜
208より到達した第４図に示した1/2マルチフレーム同期
がとられたPCM1.544Mbit/sの直列８ビット信号が,PCM1.
544Mbit/sの並列８ビット信号に変換され，メモリエリ
アA,B,Cを夫々有する８個のメモリ素子M1〜M8で構成さ
れたメモリスイッチ101に,PCMフレームA1，A2…は例え
ば各メモリ素子M1〜M8のメモリエリアＡに,PCMフレーム
B1，B2…は各メモリ素子M1〜M8のメモリエリアＢに,PCM
フレームC1，C2…は各メモリ素子M1〜M8のメモリエリア
Ｃに，そのアドレスがプロセッサ107により指定されて
時系列順に夫々格納される。続いてダイヤル信号等によ
り別途与えられた接続情報をプロセッサ107が処理し，
その指示により第４図にて上述したタイミングで読出し
が行なわれ，これによりオクテット交換される。
208より到達した第４図に示した1/2マルチフレーム同期
がとられたPCM1.544Mbit/sの直列８ビット信号が,PCM1.
544Mbit/sの並列８ビット信号に変換され，メモリエリ
アA,B,Cを夫々有する８個のメモリ素子M1〜M8で構成さ
れたメモリスイッチ101に,PCMフレームA1，A2…は例え
ば各メモリ素子M1〜M8のメモリエリアＡに,PCMフレーム
B1，B2…は各メモリ素子M1〜M8のメモリエリアＢに,PCM
フレームC1，C2…は各メモリ素子M1〜M8のメモリエリア
Ｃに，そのアドレスがプロセッサ107により指定されて
時系列順に夫々格納される。続いてダイヤル信号等によ
り別途与えられた接続情報をプロセッサ107が処理し，
その指示により第４図にて上述したタイミングで読出し
が行なわれ，これによりオクテット交換される。
このように交換された1.544Bbit/sの並列８ビット信号
は，デマルチプレクサ105により，再び1.544Mbit/sの直
列８ビット信号に変換され，フレーム同期パルス挿入回
路106において同期パルスが挿入されて出ハイウエイ301
〜308に送出される。
は，デマルチプレクサ105により，再び1.544Mbit/sの直
列８ビット信号に変換され，フレーム同期パルス挿入回
路106において同期パルスが挿入されて出ハイウエイ301
〜308に送出される。
第６図はメモリスイッチ101,102,103を具備したスイッ
チ部の他の実施例を示し，第５図との同一部分は同一符
号を付してある。
チ部の他の実施例を示し，第５図との同一部分は同一符
号を付してある。
第６図において，マルチプレクサ104より第４図で示し
たPCMフレームA1，A2…がメモリスイッチ101に,PCMフレ
ームB1，B2…はメモリスイッチ102に,PCMフレームC1，C
2…はメモリスイッチ103に夫々格納され，その読出しは
第４図にて上述したタイミングでプロセッサ107の指示
により第５図で上述したと同様の動作で行なわれるもの
である。
たPCMフレームA1，A2…がメモリスイッチ101に,PCMフレ
ームB1，B2…はメモリスイッチ102に,PCMフレームC1，C
2…はメモリスイッチ103に夫々格納され，その読出しは
第４図にて上述したタイミングでプロセッサ107の指示
により第５図で上述したと同様の動作で行なわれるもの
である。
このようにメモリスイッチを３組具備することにより，
これらメモリスイッチは１フレーム分書込み,1フレーム
分読出しの動作を繰返すことができる。
これらメモリスイッチは１フレーム分書込み,1フレーム
分読出しの動作を繰返すことができる。
従ってPCM高次群交換時に有利なスイッチ部を提供し得
るものである。
るものである。
以上説明したように，本発明によれば，時分割スイッチ
に出ハイウエイを入ハイウエイのタイミングに合わせる
ように１フレーム長の整数倍の遅延を与えて読出させる
メモリスイッチを複数を設けたものであるから、時分割
交換機に搭載した加入者回路，アナログトランクの符号
系，復号系のチャネルパルスが共用できるので，装置の
小形化，経済化が可能となり，更にコーデックICのチャ
ネルパルス端子を大巾に節減できる等の利点がある。
に出ハイウエイを入ハイウエイのタイミングに合わせる
ように１フレーム長の整数倍の遅延を与えて読出させる
メモリスイッチを複数を設けたものであるから、時分割
交換機に搭載した加入者回路，アナログトランクの符号
系，復号系のチャネルパルスが共用できるので，装置の
小形化，経済化が可能となり，更にコーデックICのチャ
ネルパルス端子を大巾に節減できる等の利点がある。
第１図はPCM1.544Mbit/s方式のフレーム構成図，第２図
は従来の時分割交換方式の時間関係を示す図，第３図A,
B及び第４図は本発明の原理を説明する構成部，第５
図，第６図は本発明の実施例を示す構成図である。 100……時分割交換機のスイッチ部,101〜103……メモリ
スイッチ,104……マルチプレクサ,105……デマルチプレ
クサ,106……フレーム同期パルス挿入回路,107……プロ
セッサ,201〜208……入ハイウエイ,301〜308……出ハイ
ウエイ,401〜40n……ディジタルトランク,501〜50n……
アナログトランク,601〜624……加入者回路,701〜724…
…電話機,601a……PCM符号器,601b……PCM復号器，M1〜
M8……メモリ素子。
は従来の時分割交換方式の時間関係を示す図，第３図A,
B及び第４図は本発明の原理を説明する構成部，第５
図，第６図は本発明の実施例を示す構成図である。 100……時分割交換機のスイッチ部,101〜103……メモリ
スイッチ,104……マルチプレクサ,105……デマルチプレ
クサ,106……フレーム同期パルス挿入回路,107……プロ
セッサ,201〜208……入ハイウエイ,301〜308……出ハイ
ウエイ,401〜40n……ディジタルトランク,501〜50n……
アナログトランク,601〜624……加入者回路,701〜724…
…電話機,601a……PCM符号器,601b……PCM復号器，M1〜
M8……メモリ素子。
フロントページの続き (56)参考文献 特開 昭56−44292（ＪＰ，Ａ) 特開 昭57−185788（ＪＰ，Ａ) 特開 昭49−78406（ＪＰ，Ａ) 特開 昭50−86203（ＪＰ，Ａ)
Claims (2)
- 【請求項１】PCM回線にピットスティーリング信号方式
を用い時分割交換を行なう時分割交換方式において，時
分割交換機の入ハイウエイにディジタルトランクにより
マルチフレームまたはハーフマルチフレームの同期がと
られるようになされ，かつ上記入ハイウエイよりの直列
PCM信号を並列PCM信号に変換出力するマルチプレックサ
と，上記マルチプレックサの出力側に接続されて上記並
列PCM信号を１フレーム単位で逐次書込み，かつ出ハイ
ウエイを入ハイウエイのタイミングに合わせるように１
フレーム長の整数倍の遅延を与えて読出しが一巡してな
される複数組のメモリスイッチまたは分割されたメモリ
エリアを有するメモリスイッチと，上記メモリスイッチ
の出力を直列PCM信号に変換出力するデマルチプレクサ
と，上記デマルチプレクサより出力する上記直列PCM信
号にマルチフレームパルスを挿入して出ハイウエイに送
出する同期パルス挿入回路とでなる時分割スイッチによ
り同一フレーム内で１フレーム分のチャネルパルスの交
換動作を行ない，自局内収容の加入者回路，アナログト
ランク回路等の符号系，復号系のチャネルパルスを共用
することを特徴とする時分割交換方式。 - 【請求項２】上記複数組のメモリスイッチは，少く共３
組とすることにより自局内収容の加入者回路，アナログ
トランク等の符号系，復号系のチャネルパルスを共用と
することを特徴とする特許請求の範囲第１項記載の時分
割交換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58212256A JPH0695794B2 (ja) | 1983-11-11 | 1983-11-11 | 時分割交換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58212256A JPH0695794B2 (ja) | 1983-11-11 | 1983-11-11 | 時分割交換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60103898A JPS60103898A (ja) | 1985-06-08 |
| JPH0695794B2 true JPH0695794B2 (ja) | 1994-11-24 |
Family
ID=16619556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58212256A Expired - Lifetime JPH0695794B2 (ja) | 1983-11-11 | 1983-11-11 | 時分割交換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695794B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5644292A (en) * | 1979-09-19 | 1981-04-23 | Nec Corp | Time slot converting device |
| JPS57185788A (en) * | 1981-05-11 | 1982-11-16 | Nec Corp | Frame pulse phase matching system in time division switch |
-
1983
- 1983-11-11 JP JP58212256A patent/JPH0695794B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60103898A (ja) | 1985-06-08 |
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