JPH0696015A - コンピュータ・システム及びそのバス制御同期及び調停方法 - Google Patents

コンピュータ・システム及びそのバス制御同期及び調停方法

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JPH0696015A
JPH0696015A JP5078554A JP7855493A JPH0696015A JP H0696015 A JPH0696015 A JP H0696015A JP 5078554 A JP5078554 A JP 5078554A JP 7855493 A JP7855493 A JP 7855493A JP H0696015 A JPH0696015 A JP H0696015A
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Abstract

(57)【要約】 【目的】 中央処理装置及び入出力装置のシステム・バ
スに対するアクセスの競合を調停して中央処理装置によ
るアクセスのロックアウトを防止すること。 【構成】 中央処理装置１８とメモリー制御装置２２と
少くとも１つの入出力装置２４a 〜２４n とを含むシス
テム装置間をシステム・バス１２で電気的に接続するコ
ンピュータ・システム１０において、システム装置はシ
ステム・バスを介して行われる通信を制御し、少くとも
１つの入出力装置は（１）バス活動を監視してメモリー
制御装置と入出力装置とがバスを制御するバス・マスタ
時間を計算し（２）計算したバス・マスタ時間が所定の
バス・マスタ期間に等しいか長い場合、その入出力装置
によるバス・アクセスを禁止する信号を出力してバス制
御を中央処理装置に与えるようにした制御ロジック３０
を含むことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンピュータ・システム
・アーキテクチャに関し、特にシステムをアクセスする
ことができる最短の所定の期間をシステムの中央処理装
置に供給することを保証する同期及び調停方式に関す
る。
【０００２】
【従来の技術】広くはコンピュータ・システム、狭くは
パーソナル・コンピュータ・システムにおいて、データ
は中央処理装置（ＣＰＵ）、メモリー装置、及び直接メ
モリー・アクセス（ＤＭＡ）制御装置等のような各種シ
ステム装置間で伝送される。データは、更に、入出力
（Ｉ／Ｏ）装置のような拡張構成要素間、及びこれら入
出力装置と各種システム装置間で伝送される。
【０００３】入出力装置とシステム装置は、複数の送信
元のいずれかから複数の受信先のいずれかまで情報を送
信する一連の伝導体からなるコンピュータ・バスに沿い
相互間で通信を行うよう構成される。システム装置及び
Ｉ／Ｏ装置の多くはコンピュータ・バスに発生するオペ
レーションを制御することができるバス・マスタとして
機能しうるものである。
【０００４】パーソナル・コンピュータ・システムは典
型的に、単一バス又は二重バス構造に構築される。二重
バス・システムにおけるバス・マスタは両方のバス同時
に作動するかもしれない。しかし、単一バスにおける構
造では、バスの同時活動化は禁止されるため、１つのバ
ス・マスタのみが指定の各時間においてシステム・バス
を制御することができる。従って、システム装置及び入
出力装置両方からのシステム・バスの有効な使用はシス
テム全体の設計において、重要な課題である。
【０００５】
【本発明が解決しようとする課題】単一バス・コンピュ
ータ・システムの通常のオペレーション中、バス・マス
タとして動作することができるＣＰＵと各種Ｉ／Ｏ装置
とは単一システム・バス制御の獲得において競合する。
典型的に、直接メモリー・アクセス（ＤＭＡ）チャンネ
ルは、ＣＰＵと各種入出力装置間の調停を取扱う。しか
し、バス・マスタがバスの制御を取得したとしても、バ
スの独占制御を維持することができる時間を制限する規
則はない。
【０００６】かくして、特定の入出力装置がバスの制御
を取得し、長時間オペレーションを実行している期間そ
の制御を維持するか、又は、バスの制御を他のバス・マ
スタ装置に渡したような場合、システム・プロセッサは
ロックアウトされてしまうかもしれない。特に、バス・
マスタ機能を有する１より多い入出力装置がシステムに
設置されたような場合、この問題は誇張される。かかる
場合、複数の入出力装置が相互にシステム・バスの制御
を交代にやりとりし、システム・バスをアクセスするＣ
ＰＵの能力を大きく減殺してしまうようになるかもしれ
ない。
【０００７】従って、本発明の目的はシステム・バスに
対してアクセスを取得するべきシステム装置又は入出力
装置の能力を判別して、コンピュータ・システムの通常
オペレーション中ＣＰＵのロックアウトを防止し、シス
テム・バスを介してデータを有効且つ効率よく伝送する
ことができる同期及び調停方式を提供することである。
【０００８】
【課題を解決するための手段】本発明は、上記の課題を
解決するため、単一バス・コンピュータ・システムに対
する同期及び調停制御回路を提供する。コンピュータ・
システムは局所プロセッサ・バス及び入出力（Ｉ／Ｏ）
バスから成るシステム・バスを介して相互に通信するこ
とができる装置を含む。
【０００９】局所プロセッサ・バス及び入出力バスは同
一ロジックを使用して通信するので、これら２つのバス
は有効に単一システム・バスを形成し、その制御は、指
定された一方のバス・マスタのみに与えることができ
る。局所プロセッサ・バスは中央処理装置（ＣＰＵ）及
びシステム・メモリーを支援し、入出力（Ｉ／Ｏ）バス
は直接メモリー・アクセス（ＤＭＡ）制御装置と、シス
テム・バス・マスタとして機能することができる多数の
入出力装置のいずれをも支援することができる。バス・
マスタとして機能することができるシステム装置はＣＰ
Ｕ，ＤＭＡ制御装置、及びプロセッサを有する入出力装
置（如何なるものでもよい）等を含む。
【００１０】ＤＭＡ制御装置、入出力バス・マスタ装
置、及び中央処理装置はシステム・バスに対するアクセ
スを競合するので、本発明による同期及び調停制御回路
は入出力装置によるバス・マスタ・オペレーションを禁
止して、中央処理装置がシステム・バスをアクセスする
ことができる最短の時間を中央処理装置に与える。同期
及び調停制御回路は１以上の入出力装置に実施され、そ
れらを制御するが、この回路が組込まれていない入出力
装置のバス・マスタ活動を監視することもできる。
【００１１】システムのＤＭＡ制御装置又は入出力装置
がシステム・バスのバス・マスタとして活動するときは
常に、同期及び調停制御回路に対するシステム入力が活
動化される。その制御回路の出力は該制御回路が作動し
た入出力装置によるシステム・バスに対するアクセスの
取得を禁止する信号である。バス・マスタの活動は“最
大期間カウント”によって定義される時間Ｔの間システ
ム・バスに監視される。期間カウンタは“最大期間カウ
ント”と比較される“期間カウント”を出力する。“期
間カウント”が“最大期間カウント”に達したとき、期
間カウントはリセットされ、更に次の時間Ｔを通してカ
ウントし始める。
【００１２】同期及び調停制御回路は各期間Ｔの間同時
に時間Ｍを監視し、非中央処理装置活動を行う。時間Ｍ
の最大値はシステムの制御回路の各々にプログラムさ
れ、それは非中央処理装置バス活動が可能である最長又
は最大時間と定義される。マスタ・カウンタは、システ
ムのＤＭＡ制御装置又は入出力装置のいずれかがシステ
ム・バスのバス・マスタとして活動するときはいつで
も、期間Ｔの間バス・マスタ活動を監視する。
【００１３】制御回路が最大値Ｍを検出すると、制御回
路が設置されている入出力装置の各々に対して禁止信号
が出力される。その禁止活動状態においては、制御回路
が設置されている装置はどれも、期間カウンタがリセッ
トされて次の期間Ｔの開始を示すまで、システム・バス
に対するアクセスを要求することはできない。従って、
中央処理装置１８は入出力装置によるシステム・バスに
対するアクセスと競合しない期間（Ｔ−Ｍ）に等しい否
競合期間が割当てられる。
【００１４】入出力装置もＤＭＡ制御装置もシステム・
バスを制御していない時間のようなシステム非活動状態
時間中、期間カウンタによる新カウント・サイクルの開
始は防止される。システム・バスの非中央処理活動が感
知されると、直ちに、しかし期間カウンタが新期間Ｔの
カウントを開始すると、マスタ・カウンタは再びカウン
トを開始する。従って、システムの入出力装置に設置さ
れた回路の全べては同期して動作する。
【００１５】
【実施例】以下、添付図面に基づき本発明の好ましい実
施例を詳細に説明する。図１は本発明の好ましい実施例
による同期及び調停方式を使用するコンピュータ・シス
テム１０を示すブロック図である。コンピュータ・シス
テム１０はシステム・バス１２を介して相互に通信する
各種装置を含む。
【００１６】システム・バス１２は局所プロセッサ・バ
ス１４と入出力（Ｉ／Ｏ）バス１６とで構成される。局
所プロセッサ・バス１４は中央処理装置（ＣＰＵ）１８
及びシステム・メモリー２０を支援する。入出力バス１
６は直接メモリー・アクセス（ＤＭＡ）制御装置２２
と、システム・バス・マスタとして機能するかもしれな
い多数の入出力装置２４a 〜２４n のいずれかを支援す
る。ＤＭＡ制御装置２２は、システム・メモリー２０と
入出力装置２４a 〜２４n のいずれかに存在することが
できる拡張メモリーとの間の情報交換を制御する。
【００１７】局所プロセッサ・バス１４及び入出力バス
１６はバス間コンバータ２６を経由して電気的に相互に
接続される。バス間コンバータ２６は、それによって中
央処理装置１８のようなシステム装置がＤＭＡ制御装置
２２又は入出力装置２４a 〜２４n と通信することがで
き、又それによってＤＭＡ制御装置２２又は入出力装置
２４a 〜２４n が中央処理装置１８と、又はシステム・
メモリー２０と通信することができる手段を提供する。
【００１８】局所プロセッサ・バス１４及び入出力バス
１６は同一ロジックを使用して通信するので、これら２
つのバスは有効に単一システム・バス１２を形成し、そ
の制御は指定の時間いずれにおいても１つのバス・マス
タのみに与えることができる。それによってシステム・
バスを介して行われるデータ伝送を制御するようバス・
マスタとして機能することができるシステム１０の装置
は中央処理装置（ＣＰＵ）１８、ＤＭＡ制御装置２２、
及びプロセッサを有する入出力装置２４a 〜２４n のい
ずれかを含む。
【００１９】中央処理装置１８は、タイミング割込サー
ビスのようなシステム内の機能を周期的に実行しなけれ
ばならない。かかる機能実行のため、中央処理装置１８
はシステム・バス１２の制御を取得しなければならな
い。ＤＭＡ制御装置２２及びシステム・バス・マスタと
して機能することができる入出力装置も又バス・マスタ
として働くとき、システム・バスの制御を取得する必要
がある。
【００２０】ＤＭＡ制御装置、入出力バス・マスタ装
置、及び中央処理装置１８はシステム・バス１２に対す
るアクセスで競合するので、本発明は、入出力装置のバ
ス・マスタ・オペレーションを禁止して、中央処理装置
１８がシステム・バス１２を介しその機能を実行する最
短時間を中央処理装置１８に与えることができる手段を
提供する。この好ましい実施例における、入出力装置の
バス・マスタ・オペレーションを禁止するべき手段は、
入出力バス・マスタ装置２４a 〜２４n の各々に実施さ
れる同期及び調停制御回路３０から成る。
【００２１】制御回路３０は、中央処理装置１８のシス
テム・バスに対するアクセスが許可されるべきであると
判断すると、制御回路３０が設置されている入出力装置
の各々がシステム・バス１２を要求することを防止する
ことができる。制御回路３０は、ＤＭＡ制御装置２２及
び入出力装置２４a 〜２４n のバス・マスタ・オペレー
ションに対するバス活動を監視することによって中央処
理装置がバス・アクセスを必要とするときを決定する。
制御回路３０は、又制御回路を持たない入出力装置によ
るバス・マスタ・オペレーションに対するバス活動を監
視することができる。
【００２２】図２は制御回路３０の実施例を示す回路配
線図である。制御回路３０に対するシステム入力３２
は、システム・バス１２に非中央処理装置活動が発生し
たときはいつでも、すなわち、システムの入出力装置２
４a 〜２４n かＤＭＡ制御装置２２がシステム・バスに
バス・マスタとして活動しているときはいつでも、活動
状態である代替マスタ・アクティブ信号である。出力３
４は、活動状態で、制御回路３０を持つ入出力装置２４
a 〜２４n がシステム・バスに対するアクセスを取得す
るのを防止する禁止バス・マスタ信号である。
【００２３】制御回路３０はシステム・バス１２に対す
るバス・マスタ活動が監視される期間Ｔ内で動作する。
期間Ｔの長さは、本発明の重要な一面ではないが、この
好ましい実施例では約１００μ秒にセットされた使用者
により選択可能な特定の期間である。期間Ｔは、プログ
ラム可能な対応する最大期間カウント入力３６によって
規定される。
【００２４】クロック信号４０を作動する期間カウンタ
３８はリセット期間カウント４２入力が非活動状態のと
きは常にカウントする。期間カウンタ３８は比較器４６
において最大期間カウント入力３６と比較する期間カウ
ント出力４４を出力する。期間カウントが最大期間カウ
ントに到達したとき、比較器４６はＤ型フリップ・フロ
ップ５０によって抽出される信号４８を出力する。
【００２５】Ｄ型フリップ・フロップ５０の反転出力５
２は、後述するように、期間Ｔ間における非中央処理装
置システム・バス活動の監視に関連する第２のカウンタ
もリセットされている場合、リセット期間カウント４２
を出力するアンド（ＡＮＤ）ゲート５４に直接供給され
る。このような方法により期間カウンタ３８はリセット
され、期間カウント４４が最大期間カウント３６に到達
して現在の期間Ｔが終了したということを表示するごと
に再びカウントを開始する。
【００２６】Ｄ型フリップ・フロップ５０の非反転出力
５８はＤ型フリップ・フロップ６０に送られる。Ｄ型フ
リップ・フロップ６０はその入力に応答して制御回路３
０の後述する部分に入力として使用されるリセット・マ
スタ・カウント信号６２をその反転出力から出力する。
【００２７】制御回路３０は非中央処理装置バス活動が
発生する各期間Ｔ内の時間を監視する。Ｍは非中央処理
装置バス活動が可能である最長又は最大時間と定義さ
れ、システム１０で実施される制御回路３０の各々にプ
ログラムされる。マスタ・カウンタ６４は（１）リセッ
ト・マスタ・カウント信号が非活動状態であり、（２）
代替マスタ活動信号が活動状態であって、ＤＭＡ制御装
置２２又はシステムの入出力装置２４a 〜２４n のいず
れかがシステム・バス１２に対しバス・マスタとして活
動しているということを示すときはいつでも、期間Ｔの
間クロック信号６６のカウントに使用される。
【００２８】マスタ・カウンタ６４の出力は比較器７２
において最大マスタ・カウント７０と比較されるマスタ
・カウント信号６８である。最大マスタ・カウントは非
中央処理装置バス・マスタ活動のために割振られた最大
時間Ｍに相当する。故に、中央処理装置１８はその間シ
ステム・バス１２に対するアクセスのため入出力装置２
４a 〜２４n と競合しない期間（Ｔ−Ｍ）に等しい時間
が割当てられる。
【００２９】マスタ・カウント６８が最大マスタ・カウ
ント７０に到達すると、比較器７２は制御回路３０が設
置されている入出力装置２４a 〜２４n の各々に対して
禁止バス・マスタ信号３４を出力する。この方法により
禁止バス・マスタ信号が活動化されると、制御回路３０
が設置されている入出力装置はシステム・バス１２に対
しアクセスを要求することはできない。この特定の入出
力装置は、期間カウンタ３８がリセットされて次の期間
Ｔの開始が示されるまで、システム・バス１２に対する
アクセスを要求することはできない。
【００３０】マスタ・カウント６８は、又マスタ・カウ
ント６８が０のときはいつでもゼロ・カウント７６を出
力する比較器７４に供給される。リセット・マスタ・カ
ウント信号６２が活動してマスタ・カウンタ６４をリセ
ットしたときはいつでも、マスタ・カウントはゼロ
（０）である。比較器７４がゼロのマスタ・カウントを
感知したときは、Ｄ型フリップ・フロップ８０の非反転
出力から信号７８を出力し、ナンド・ゲート８４の出力
から活動状態の信号８２を発生する。
【００３１】従って、期間カウンタ３８は、期間カウン
ト４４が最大期間カウントに到達したとき、リセット期
間カウントによってリセットされ、期間カウント４４が
最大期間カウントに到達したときマスタ・カウントＭが
ゼロ（０）であるということを比較器７４が感知した場
合、リセットのまま保持される。Ｄ型フリップ・フロッ
プ５０の非反転出力５８は、期間カウントが最大期間カ
ウントに到達し、期間カウンタ３８がリセットされたと
きはいつでもＤ型フリップ・フロップ８０のクロックに
使用される。
【００３２】入出力装置もＤＭＡ制御装置もシステム・
バス１２を制御していないシステム非活動時間中、リセ
ット期間カウント４２が活動状態に保持されて、期間カ
ウンタ３８による新たなカウント・サイクルの開始を禁
止する。システム・バス１２に非中央処理装置の活動状
態を感知すると、直ちに、しかし同時に、（１）マスタ
・カウンタ６４が代替マスタ活動信号に応答して再びカ
ウントを開始し、（２）比較器７４が非ゼロ・マスタ・
カウント６８を感知すると、リセット期間カウント４２
を非活動化して期間カウンタが新期間Ｔのカウントを開
始する。
【００３３】従って、システム１０の入出力装置２４a
〜２４n に設置された制御回路３０のオペレーションの
全べてはその時間が同期される。入出力装置はシステム
・バス１２に対するアクセス要求が可能であるとき、又
はアクセス要求を防止するときを知る必要があるので、
同期が要求される。
【００３４】以上説明した本発明の実施例は、システム
・バス１２を制御することができる共用プロセッサを提
供することができる入出力装置に対し実施することはで
きるが、特定のアプリケーションについては、入出力バ
ス１６にプラグインするか、入出力バスに設置されたチ
ップ構造として実施することができる図形カードに実施
してもよい。かかる図形カードは自己のビデオＲＡＭ
（ＶＲＡＭ）と、このビデオＶＲＡＭ又はシステム・メ
モリー２０をアクセスする共用プロセッサとを有する。
システム・メモリーに対するアクセスは、ＶＲＡＭに対
するアクセスが入出力バスを介して行われている間に、
局所プロセッサ・バス１４を介して達成される。
【００３５】制御回路３０を設置していない入出力装置
でも、なおこのシステム１０内で作動することができ
る。これら入出力装置のバス・マスタ活動は制御回路３
０を有する入出力装置によって監視されるが、それらの
システム・バスに対するアクセスは禁止バス・マスタ信
号によって禁止されない。ＤＭＡ制御装置２２は自己の
システム・バス要求及び解放コマンドを制御するので、
そのオペレーションは禁止バス・マスタ信号によって影
響を受けない。
【００３６】マスタ・カウンタ６４のオペレーションは
全べての非中央処理装置バス活動を監視するという意味
で包括的ではあるが、そこに設置されている制御回路３
０を有する入出力装置のみが禁止バス・マスタ信号に応
答する。
【００３７】以上、コンピュータ・システムのシステム
・バスに対するアクセスを制御するシステムに対する好
ましい実施例について説明した。しかし、本発明は以上
説明した実施例に限定されるものではなく、本発明の理
念に基づき、各種再構成、変更、代替が可能なことはい
うまでもない。
【００３８】
【発明の効果】本発明は、以上説明したように構成し
て、中央処理装置及び入出力装置のシステム・バスに対
するアクセスの競合を調停することによって、中央処理
装置によるアクセスのロックアウトを防止し、システム
・バスを介してデータを効率よく伝送することができる
ようになる。
【図面の簡単な説明】
【図１】本発明の原理により構成された同期及び調停制
御回路を含むコンピュータ・システムのブロック図
【図２】図１の制御回路の詳細な回路図
【符号の説明】
１０ コンピュータ・システム １２ システム・バス １４ 局所プロセッサ・バス １６ 入出力バス １８ 中央処理装置 ２０ システム・メモリー ２２ ＤＭＡ制御装置 ２４ａ−２４ｎ 入出力装置 ２６ バス間コンバータ ３０ 同期及び調停制御回路 ３８ ビデオ・カウンタ ４６ 比較器 ５０ フリップ・フロップ ５４ アンド・ゲート ６０ フリップ・フロップ ６４ マスタ・カウンタ ７２ 比較器 ７４ 比較器 ８０ フリップ・フロップ ８４ ナンド・ゲート

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 システム・メモリーと、該システム・メ
    モリーに対するアクセスを制御するメモリー制御装置
    と、 中央処理装置と、 共用プロセッサが組込まれた少くとも１つの入出力装置
    と、 前記システム・メモリーと、前記メモリー制御装置と、
    前記中央処理装置と、前記少くとも１つの入出力装置と
    に電気的に接続されたシステム・バスとから成り、 前記システム・バスは、該システム・バスを介して相互
    に又は前記システム・メモリーと通信するとき、前記メ
    モリー制御装置と、前記中央処理装置と、前記少くとも
    １つの入出力装置とによって制御され、 前記少くとも１つの入出力装置は、（１）バス活動を監
    視して前記メモリー制御装置及び前記少くとも１つの入
    出力装置が前記システム・バスを制御するバス・マスタ
    時間を計算し、（２）前記計算したバス・マスタ時間が
    所定のバス・マスタ期間より長いか等しい場合、前記少
    くとも１つの入出力装置による前記システム・バスに対
    するアクセスを否定する禁止信号を出力する制御ロジッ
    クを含むことを特徴とするコンピュータ・システム。
  2. 【請求項２】 前記制御ロジックは所定の監視期間中前
    記システム・バスを監視することを特徴とする請求項１
    記載のコンピュータ・システム。
  3. 【請求項３】 前記コンピュータ・システムは、更に、
    前記所定の監視期間中のカウントに使用する第１のカウ
    ンタと、前記第１のカウンタと同期して動作し前記所定
    の監視期間中前記バス・マスタ時間の計算に使用する第
    ２のカウンタとを含むことを特徴とする請求項２記載の
    コンピュータ・システム。
  4. 【請求項４】 前記コンピュータ・システムは、更に、 前記制御ロジックを組入れていない代替入出力装置を含
    み、該代替入出力装置は該代替入出力装置により前記シ
    ステム・バスを制御可能にする共用プロセッサを含み、
    前記システム・バスに対する前記代替入出力装置の動作
    は前記制御ロジックを有する前記少くとも１つの入出力
    装置によって監視されるようにしたことを特徴とする請
    求項１記載のコンピュータ・システム。
  5. 【請求項５】 その上にシステム・メモリーと、メモリ
    ー制御装置と、中央処理装置と、共用プロセッサを有す
    る少くとも１つの入出力装置とが存在し、その１つによ
    って制御することができるコンピュータ・システムのバ
    ス制御を同期及び調停する方法であって、 所定の監視期間及び所定のバス・マスタ期間を選択し、 前記所定の監視期間中のバス活動を監視して、前記メモ
    リー制御装置及び前記少くとも１つの入出力装置が前記
    バスを制御するバス・マスタ期間を計算し、 前記バス・マスタ期間が前記所定のバス・マスタ期間に
    等しいか長いかを判別し、 前記判別により前記少くとも１つの入出力装置による前
    記バスに対するアクセスを否定したことに応答して禁止
    信号を出力する各工程を含むことを特徴とするコンピュ
    ータ・システムのバス制御同期及び調停方法。
  6. 【請求項６】 前記バス活動を監視する工程は、前記所
    定の監視期間中をカウントする第１のカウンタを使用
    し、前記所定の監視期間中前記バス・マスタ期間を計算
    するよう第２のカウンタを使用する各工程を含むことを
    特徴とする請求項５記載のコンピュータ・システムのバ
    ス制御同期及び調停方法。
JP5078554A 1992-04-17 1993-03-15 コンピュータ・システム及びそのバス制御同期及び調停方法 Expired - Lifetime JP2694103B2 (ja)

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JPH0696015A true JPH0696015A (ja) 1994-04-08
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