JPH0697389A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 センスアンプを有する半導体集積回路におい
て、デバイス特性の変動による動作保証電源電圧範囲内
での誤動作を防止する。 【構成】 データ読み出し時には、制御信号入力端子Ｃ
ＮＴにはＬレベルの信号が入力される。このときデータ
入力端子Ｄ_INにＬ（Ｈ）レベルの信号が入力されると、
節点Ｎ１の電位はＬ（Ｈ）レベルとなる。センスアンプ
の出力端子Ｄ_OUTの電位は、節点Ｎ１にゲートが接続さ
れたｐチャネルトランジスタＱｐ₃ と、ｎチャネルトラ
ンジスタＱｎ₂₁、Ｑｎ₂₂、Ｑｎ₂₃の中から選択されたト
ランジスタとの相互コンダクタンス比によって決定され
る。トランジスタＱｎ₂₁、Ｑｎ₂₂、Ｑｎ₂₃は互いにサイ
ズが異なっている。テスト回路１０から各トランジスタ
に基準電圧を与えて、最適の結果の得られるトランジス
タを選択し、他のトランジスタについては、ドレイン配
線（１１ａ、１１ｂ、１１ｃ）を切断する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、センスアンプを有する
半導体集積回路に関し、特に、出力電圧が記憶データに
応じた電圧の印加されるトランジスタと基準電圧の印加
されるトランジスタとの相互インダクタンスの比によっ
て決定される型のセンスアンプを１乃至複数個有する半
導体集積回路に関する。

【０００２】

【従来の技術】この種従来のセンスアンプは、図３に示
されるように、制御信号入力端子ＣＮＴに、入力端子が
接続されたインバータＩＶ１と、第１の入力端子が制御
信号入力端子ＣＮＴに、第２の入力端子がデータ入力端
子Ｄ_INに接続された２入力ＮＯＲゲートＮＲと、ゲート
がインバータＩＶ１の出力端子に、ソースが電源Ｖ
_DDに、ドレインが節点Ｎ１に接続された第１のｐチャネ
ルトランジスタＱｐ１と、ゲートとドレインが節点Ｎ１
に、ソースが電源Ｖ_DDに接続された第２のｐチャネルト
ランジスタＱｐ２と、ゲートが節点Ｎ１に、ソースが電
源Ｖ_DDに、ドレインが出力端子Ｄ_OUT に接続された第３
のｐチャネルトランジスタＱｐ３と、ゲートが２入力Ｎ
ＯＲゲートＮＲの出力端子に、ソースがデータ入力端子
Ｄ_INに、ドレインが節点Ｎ１に接続された第１のｎチャ
ネルトランジスタＱｎ１と、ゲートが基準電圧入力端子
ＲＥＦに、ドレインが出力端子Ｄ_OUT に接続され、ソー
スが接地された第２のｎチャネルトランジスタＱｎ２
と、により構成されている。

【０００３】次に、この従来例の動作についてそのタイ
ミングタチャートである図４を参照して説明する。メモ
リに格納されたデータを読み出す場合、まず制御信号入
力端子ＣＮＴをハイレベルとする（時刻ｔ₁ ）。これに
より、２入力ＮＯＲゲートの出力端子の接続された節点
Ｎ２と、インバータＩＶ１の出力端子の接続された節点
Ｎ３はローレベルとなり、トランジスタＱｎ１はオフ
し、トランジスタＱｐ１はオンする。

【０００４】次に、制御信号入力端子ＣＮＴにローレベ
ルの信号を入力する（時刻ｔ₂ ）。このとき、メモリセ
ルにつながるデータ入力端子Ｄ_INに加えられる信号がロ
ーレベルであるものとすると、節点Ｎ２はハイレベルと
なりトランジスタＱｎ１はオンする。また節点Ｎ３がハ
イレベルとなるため、トランジスタＱｐ１はオフし、節
点Ｎ１は電源電位Ｖ_DDよりも十分低い電位となる。ここ
で、基準電圧入力端子ＲＥＦの電位をｎチャネルトラン
ジスタＱｎ２がオンできる程度に高くしておくと、トラ
ンジスタＱｐ３とトランジスタＱｎ２がオンする。従っ
て、出力端子Ｄ_OUT の電位は両トランジスタの相互コン
ダクタンスにより決定される。そして、データ入力端子
Ｄ_INにローレベルの信号が入力されているとき、節点Ｎ
１の電位がトランジスタＱｐ３を強くオンさせる低電位
になるため、出力端子Ｄ_OUT の電位はハイレベルとな
る。

【０００５】時刻ｔ₃ において、制御信号入力端子ＣＮ
Ｔに印加される信号が再びハイレベルとなり、センスア
ンプの状態は時刻ｔ₁ の場合と同様になる。

【０００６】続いて、時刻ｔ₄ において制御信号入力端
子ＣＮＴに加わる信号がローレベルとなると、節点Ｎ３
はハイレベルとなりトランジスタＱｐ１はオフする。こ
こで、データ入力端子Ｄ_INでの信号がハイレベルである
ものとすると節点Ｎ２の電位はローレベルとなってトラ
ンジスタＱｎ１はオフする。その結果、節点Ｎ１の電位
はトランジスタＱｐ２のしきい値電圧をＶ_T として、Ｖ
_DD−｜Ｖ_T ｜となる。この電圧はトランジスタＱｐ３を
弱くオンさせる。一方、ゲートに基準電圧が与えられて
いるトランジスタＱｎ２は比較的低抵抗でオンしてい
る。従って、トランジスタＱｐ３とトランジスタＱｎ２
の相互コンダクタンスの比で決定される出力端子Ｄ_OUT
の電位はローレベルとなる。

【０００７】以上のように、センスアンプの出力端子Ｄ
_OUT の電位は、ｐチャネルトランジスタＱｐ３と、ｎチ
ャネルトランジスタＱｎ２の相互コンダクタンスの比に
より決定されるので、これらのトランジスタのゲート
長、ゲート幅は、ハイレベルおよびローレベルの出力値
が所定値となるサイズに設定される。そして、メーカ側
では、保証動作電源電圧下に渡ってセンスアンプの正常
動作を保証しなければならない。

【０００８】

【発明が解決しようとする課題】上述した従来の半導体
集積回路では、拡散工程でのイオン注入や熱処理のばら
つきによりトランジスタの相互コンダクタンスが設定値
からずれるため、センスアンプが正常動作する電源電圧
範囲が変化する。その結果、保証電源電圧の範囲内での
センスアンプの正常動作を担保できなくなるという問題
が起こる。

【０００９】

【課題を解決するための手段】本発明の半導体集積回路
は、読み出すべきメモリセルの記憶データに応じた電圧
が印加される第１のトランジスタ（Ｑｐ₃ ）と、前記第
１のトランジスタと直列に接続され、ゲートに基準電圧
が印加される第２のトランジスタとを備えたセンスアン
プを１乃至複数個有するものであって、そして前記第１
または第２のトランジスタは互いに異なるサイズの複数
のトランジスタ（Ｑｎ₂₁、Ｑｎ₂₂、Ｑｎ₂₃）の中から選
択されたものである。

【００１０】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）は、本発明の第１の実施例を
示す回路図であり、図１の（ｂ）はそのチップ上での部
分レイアウト図である。図１の（ａ）において、図４の
従来例の部分と同等の部分には同一の符号が付されてい
るので、重複した説明は省略する。

【００１１】本実施例では、ｎチャネルトランジスタＱ
ｎ２に代え、３つのｎチャネルトランジスタＱｎ₂₁、Ｑ
ｎ₂₂、Ｑｎ₂₃が、出力端子Ｄ_OUT とグランド間に並列接
続されている。これらのトランジスタのゲートにはテス
ト回路１０から基準電圧が与えられる。

【００１２】図１の（ｂ）は、トランジスタＱｎ₂₁〜Ｑ
ｎ₂₃の部分のレイアウト図である。同図において、１１
はドレイン配線１１ａ〜１１ｃを有する出力配線、１２
は接地配線、１３ａ〜１３ｃはゲート電極、１４ａ〜１
４ｃは、ソース・ドレインを構成する拡散層である。

【００１３】本実施例では、３つのトランジスタＱ
ｎ₂₁、Ｑｎ₂₂、Ｑｎ₂₃の中からいずれか一つを選択して
用いる。図１の（ｂ）に示されるように、ゲート幅はト
ランジスタＱｎ₂₁で最も短く、トランジスタＱｎ₂₃で最
も長い。そのため、これらのトランジスタのオン抵抗
は、トランジスタＱｎ₂₁で最大、トランジスタＱｎ₂₃で
最小となる。従って、センスアンプの出力端子Ｄ_OUT の
電位は、トランジスタＱｎ₂₁を選択したときに最も高く
なり、またトランジスタＱｎ₂₃を選択したときに最低と
なる。

【００１４】ウェハースでの製品検査時、ｎチャネルト
ランジスタＱｎ₂₁、Ｑｎ₂₂、Ｑｎ₂₃の中の１つのトラン
ジスタに基準電圧を供給するよう、テスト回路１０で切
換え、それぞれのトランジスタに基準電圧を供給した場
合について動作可能電源電圧の範囲を測定する。測定結
果が、例えばトランジスタＱｎ₂₁を用いた時の許容され
る電源電圧の範囲が３〜７Ｖ、トランジスタＱｎ₂₂を用
いた時の許容される電源電圧の範囲が４．５〜８．５
Ｖ、トランジスタＱｎ₂₃を用いた時の許容電源電圧範囲
が５〜９Ｖである場合、製品の動作保証電源電圧範囲が
４〜６Ｖであるならば、センスアンプの動作を保証する
ためにはｎチャネルトランジスタＱｎ₂₁を選択すること
が最適である。

【００１５】トランジスタＱｎ₂₁の選択が最適であると
判断された場合、図１の（ｂ）におけるドレイン配線１
１ｂ、１１ｃをレーザトリマにより切断する。トランジ
スタＱｎ₂₂またはＱｎ₂₃が最適であると判断された場合
も同様にドレイン配線１１ａ、１１ｃまたは１１ａ、１
１ｂを切断する。このことにより、製造工程時のばらつ
きのためにトランジスタの特性が設計値からずれた場合
であっても、動作保証電源電圧範囲内で常にセンスアン
プを正常に動作させることが可能になる。

【００１６】図２は、本発明の第２の実施例を示す回路
図である。本実施例では、ｎチャネルトランジスタＱｎ
₂₁、Ｑｎ₂₂、Ｑｎ₂₃のそれぞれのゲートが接続された節
点Ｎ₄₁、Ｎ₄₂、Ｎ₄₃が、トランスファゲートＴ₁₁、
Ｔ₁₂、Ｔ₁₃を介してテスト回路１０の基準電圧出力端子
と接続され、また、ｎチャネルトランジスタＱｎ₃₁、Ｑ
ｎ₃₂、Ｑｎ₃₃を介して接地されている。トランスファゲ
ートＴ₁₁、Ｔ₁₂、Ｔ₁₃の各制御ゲートは不揮発性メモリ
回路１５の出力端子１５ａ、１５ｂ、１５ｃと接続され
ており、またこれらの出力端子１５ａ、１５ｂ、１５ｃ
は、インバータＩＶ₂₁、ＩＶ₂₂、ＩＶ₂₃を介してトラン
ジスタＱｎ₃₁、Ｑｎ₃₂、Ｑｎ₃₃のゲートに接続されてい
る。

【００１７】ウェハースでの製品検査において、ｎチャ
ネルトランジスタＱｎ₂₁の選択が最適であると判断され
た場合、不揮発性メモリ回路１５に出力端子１５ａにハ
イレベル、出力端子１５ｂ、１５ｃにローレベルが出力
されるように、データを書き込む。これによりトランス
ファゲートＴ₁₁はオン、トランスファゲートＴ₁₂、Ｔ ₁₃
はオフする。またインバータＩＶ₂₁の出力はローレベ
ル、インバータＩＶ₂₂、ＩＶ₂₃の出力はハイレベルとな
り、ｎチャネルトランジスタＱｎ₃₁はオフ、ｎチャネル
トランジスタＱｎ₃₂、Ｑｎ₃₃はオンする。そのため、節
点Ｎ₄₁の電位は、基準電圧電位と同電位となり、節点Ｎ
₄₂、Ｎ₄₃の電位はローレベルとなる。よって、ｎチャネ
ルトランジスタＱｎ₂₂、Ｑｎ₂₃はオフし、ｎチャネルト
ランジスタＱｎ₂₁を選択することができる。

【００１８】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、各種
の変更が可能である。例えば、図１の実施例においてド
レイン配線をレーザトリマによって切断していたのに代
えトランスファゲートによって断、続を図るようにする
ことができる。また、ｎチャネルトランジスタを複数個
形成しておくのに代え、ｐチャネルトランジスタＱｐ３
を用いているところにサイズの異なる複数のトランジス
タを用意しておき、その中から一つを選択するようにし
てもよい。

【００１９】

【発明の効果】以上説明したように、本発明は読み出す
べきメモリセルの記憶データに応じた電圧が印加される
第１のトランジスタと基準電圧が印加される第２のトラ
ンジスタとを直列に接続したものにおいて、第１または
第２のトランジスタをサイズの異なる複数のトランジス
タの中から選択できるようにしたものであるので、本発
明によれば、製造工程中のイオン注入や熱処理のばらつ
きによってデバイスの特性が変動しても最適の特性のト
ランジスタを選択することができ、センスアンプを動作
保証電源電圧範囲内で正常に動作させるようにすること
が可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の回路図とそのチップ上
での部分レイアウト図。

【図２】本発明の第２の実施例の回路図。

【図３】従来例のセンスアンプ回路図。

【図４】従来例のセンスアンプのタイミングチャート。

【符号の説明】

ＣＮＴ 制御信号入力端子 Ｄ_IN データ入力端子 Ｄ_OUT センスアンプの出力端子 Ｑｎ１、Ｑｎ２、Ｑｎ₂₁、Ｑｎ₂₂、Ｑｎ₂₃、Ｑｎ₃₁、Ｑ
ｎ₃₂、Ｑｎ₃₃ ｎチャネルトランジスタ Ｑｐ１、Ｑｐ２、Ｑｐ３ ｐチャネルトランジスタ ＲＥＦ 基準電圧入力端子 １０ テスト回路 １１ 出力配線 １１ａ、１１ｂ、１１ｃ ドレイン配線 １２ 接地配線 １３ａ、１３ｂ、１３ｃ ゲート電極 １４ａ、１４ｂ、１４ｃ 拡散層 １５ 不揮発性メモリ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 読み出すべきメモリセルの記憶データに
   応じた電圧が印加される第１のトランジスタ（Ｑｐ₃ ）
   と、前記第１のトランジスタと直列に接続され、ゲート
   に基準電圧が印加される第２のトランジスタとを備えた
   センスアンプを１乃至複数個有する半導体集積回路にお
   いて、 前記第１または第２のトランジスタは互いに異なるサイ
   ズの複数のトランジスタ（Ｑｎ₂₁、Ｑｎ₂₂、Ｑｎ₂₃）の
   中から選択されたものであることを特徴とする半導体集
   積回路。