JPH0697393A - ２ポートｒａｍセル - Google Patents

Abstract

(57)【要約】 【目的】 汎用のＩＣ製造工程でコンパクトで、高速動
作が可能なように製造できる２ポートＲＡＭセルを提供
することを目的とする。 【構成】 第１，第２のＰＦＥＴＱ３，Ｑ４に接続され
た第１，第２のＮＦＥＴＱ１，Ｑ２とによりデータ記憶
構成要素４０を形成し、第１，第２の転送ＰＦＥＴＱ
７，Ｑ８と第１，第２の転送ＮＦＥＴＱ５，Ｑ６をデー
タ記憶構成要素４０に接続して各々第１，第２の読取り
／書込みポートを形成し、第１，第２のＰＦＥＴＱ３，
Ｑ４と第１，第２の転送ＰＦＥＴＱ７，Ｑ８を基板のＮ
−ウエルに形成する。第１，第２の読取り／書込みポー
トでのデータの読取り／書込み時には、第１，第２の読
取り／書込みポートのゲート電位を逆の論理値にして行
う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般に直接アクセス記憶
装置（以下、ＲＡＭという）に関し、特に従来の製造工
程を用いて２ポートＲＡＭアレイで使用できるＣＭＯＳ
２ポートＲＡＭセルに関する。

【０００２】

【従来の技術】ＭＯＳ電界効果トランジスタはＰ−チャ
ネル・トランジスタとＮ−チャネル・トランジスタとに
分類できる。Ｐ−チャネル電界効果トランジスタ（以
下、ＰＦＥＴという）は主な電流キャリヤとして正孔を
利用する。Ｎ−チャネル電界効果トランジスタ（以下、
ＮＦＥＴという）は主な電流キャリヤとして電子を利用
する。ＮＦＥＴとＰＦＥＴは更にエンハンスメント型の
トランジスタとディプレッション型のトランジスタとに
区分することができる。エンハンスメント型トランジス
タはスイッチとしての機能を果たし、ゲート節点で電圧
をしきい値以上又は以下に調整することによってオン又
はオフに切り換えられる。ディプレッション型のトラン
ジスタは、常にオン状態であるようにしきい値が調整さ
れ、一般に能動負荷として利用される。

【０００３】上記の定義に従って、ＭＯＳ集積回路（以
下、ＩＣという）はＰＭＯＳ ＩＣ、ＮＭＯＳ ＩＣ、
及びＣＭＯＳ ＩＣに分類できる。ＰＭＯＳ ＩＣには
エンハンスメント型のＰＦＥＴ及びディプレッション型
のＰＦＥＴの双方又は一方だけが含まれる。ＮＭＯＳ
ＩＣにはエンハンスメント型のＮＦＥＴ及びディプレッ
ション型のＮＦＥＴの双方又は一方だけが含まれる。Ｃ
ＭＯＳ ＩＣにはエンハンスメント型ＮＦＥＴとエンハ
ンスメント型ＰＦＥＴの双方が含まれる。ＣＭＯＳ Ｉ
ＣはＰＭＯＳ及びＮＭＯＳ ＩＣよりも速度と出力にお
いて利点を備えている。本発明は主としてＣＭＯＳ Ｒ
ＡＭに関するものである。

【０００４】ＲＡＭに使用される記憶セルは静的セルと
動的セルとに分類できる。静的セル（及び静的ＲＡＭ）
は（フリップ−フロップのような）ある種のラッチ記憶
形式を利用し、一方、動的セルは電荷をコンデンサに動
的に記憶する。静的セルは動的セルよりも設計が容易で
あり、一般にトラブルが少なく、データを保持するのに
周期的にリフレッシュする必要がない。更に、静的セル
は動的セルよりも動作が迅速である場合が多い。

【０００５】図６は従来技術の単一ポートＲＡＭセルを
概略的に示している。このセルは第１と第２の転送ＮＦ
ＥＴ１０，１２と、第１と第２のＰ−チャネルＦＥＴ
（プルアップＦＥＴ）１４，１６と、第１と第２のＮ−
チャネルＦＥＴ１８，２０とから構成されている。（ポ
リシリコン抵抗体がプルアップ素子として使用されるこ
とが多い。その理由は、ＲＡＭのメーカーはセルの面積
が最小限になるようにＩＣ製造工程を調整し、ポリシリ
コン抵抗体はトランジスタよりも小型にすることができ
るからである。しかし、汎用ＣＭＯＳ製造工程は充分に
高いインピーダンスを有する抵抗体を有していないの
で、トランジスタのプルアップを利用しなければならな
いからである。）ＰＥＦＴ１４，１６は各々が関連する
プルダウン及び転送トランジスタへの、又はこれらから
の電荷漏れの作用を防止するための負荷素子である。端
子２２及び２４は読取り／書込みポートを構成し、これ
らのポートを介して２進数字をセルに記憶し、又はセル
から読み出すことができる。端子２６は読取り又は書込
み動作に関連してセルを選択する装置を構成する。

【０００６】図７はＮＦＥＴ（参照番号３０）とＰＦＥ
Ｔ（参照番号３２）を表すために本明細書で（又、しば
しば産業用に）用いられる記号を示している。

【０００７】図６を参照すると、セルは「列」線（すな
わち「選択」線）の電圧を上昇させることによって選択
される。ＮＦＥＴ１０及び１２は「ビット」線（すなわ
ち「ディジット」線）に接続する端子２４，２２用のゲ
ートの役割を果たす。Ｎ−チヤネルＦＥＴ１８及び２０
はプルアップＰ−チヤネルＦＥＴ１４及び１６と共に交
叉結合フリップ−フロップを構成する。記憶セルの状態
は列線に接続する端子２６の電圧を上昇せしめることに
よって読み取ることができ、電圧の上昇によって、セル
の状態に応じて（すなわち節点２７及び２８での電圧に
応じて）ＮＦＥＴ１０又は１２、及び関連するプルダウ
ンＦＥＴのＮ−チヤネルＦＥＴ１８又は２０のいずれか
を電流が流れることが可能になる。読取り動作はビット
線に接続する端子２２，２４を予充電することによって
開始される。列線に接続する端子２６が表明され、端子
２２又は端子２４のいずれかがプルダウン・トランジス
タのＮ−チヤネルＦＥＴ１８，２０の何れかを経て放電
される。端子２２及び２４上の電圧は例えば差動増幅器
から成る検出増幅器によってセルの状態を判定するため
に監視される。予充電に代わる方法としてはビット線上
の静的プルアップを利用することがある。

【０００８】書込み動作は列線に接続する端子２６の電
圧を上昇せしめ、適宜にビット線すなわち、端子２２又
は２４の一方に高電圧を印加し、他方にビット線に低電
圧を印加して所望のセル状態を設定することによって行
われる。例えば、節点２７に「０」が記憶され、節点２
８に「１」が記憶され、更に節点２７に「１」が記憶さ
れ、節点２８に「０」が記憶されるようにセル状態を変
更したいものと想定してみよう。端子２４は「１」（Ｖ
ＤＤ）に設定され、端子２２は「０」に設定され、列
線、すなわち、端子２６は「１」に設定される必要があ
る。そこで励振されたビット線はセルに過電力を流す。
従って交叉結合された一対のインバータは不均衡にな
り、フィードバックによってセルの状態が変化せしめら
れる。

【０００９】本明細書に記載されているように、ＲＡＭ
セルは１ビット記憶素子である。ＲＡＭは関連する制御
論理及びアドレス論理を有するＲＡＭセルのアレイであ
る。ＲＡＭポートは読取り又は書込みがなされるＲＡＭ
セルの記憶域を決定するアドレス入力と、データ書込み
用のデータ入力母線と、ＲＡＭから戻ったデータを読み
取るためのデータ出力母線とから成っている。ＲＡＭポ
ートからデータ入力を除外してもよいが、その場合はこ
のポートは読取り専用ポートとなり、又、データ出力を
除外してもよいが、その場合は書込み専用ポートとな
る。

【００１０】単一ポートのＲＡＭでは単一のポートを介
して一時に読取り又は書込みのいずれか一方だけが可能
である。これに対して、２ポートＲＡＭでは２つの別個
の独立したポートを介して読取り及び書込みの双方又は
一方を同時に行うことができる。２ポートＲＡＭで使用
されるＲＡＭセルは２つの別個の独立したポートを有し
ていなければならない。

【００１１】２ポートＲＡＭセルはマイクロプロセッ
サ、コントローラ、ＲＡＭＤＡＣＳ及びその他の用途に
応じた集積回路を製造するために従来から採用されてい
るような汎用の製造工程で製造できるものと、スタック
ドＦＥＴ及び高抵抗の拡散抵抗体のような汎用の製造工
程では製造できない特別の素子を必要とするものに区分
することができる。

【００１２】ＲＡＭセルは更に単一の終端出力を有する
セルと、差分出力を有するセルとに区分できる。単一終
端出力を有するセルは単一の低レベル信号を供給し、こ
の信号は論理０又は１を生成するために増幅されなけれ
ばならない。このようなセルは極めてコンパクトに製造
することができるものの、ＲＡＭが複雑な単一終端検出
増幅器を備えていることが必要になる。優れた設計の検
出増幅器を以てしても、単一終端ＲＡＭは差分出力を有
するセルを使用したＲＡＭよりもノイズに敏感である。

【００１３】差分出力を有するセルは２つの信号を供給
し、双方の信号の差分は論理「０」又は「１」を生成す
るために増幅される。汎用の製造工程で使用される目的
の公知の差分出力ＲＡＭセルは各ポート用に２つの転送
ＦＥＴを有しており、この場合は転送ＦＥＴの全てがＮ
−チャネル素子である。このようなセルは差分出力を有
する単一ポート・セルの延長である。

【００１４】

【発明が解決しようとする課題】汎用のＩＣ製造工程で
製造される２ポートＲＡＭセルは、所定の動作速度では
一般に必要以上に大型になってしまう。そのため、産業
上の多くのＲＡＭチップ製造工程はセルの面積を最小限
にするようにカスタマイズされている。本発明は汎用の
ＩＣ製造工程でコンパクトな構造になるように従来技術
の２ポートＲＡＭセルを変更するものである。

【００１５】本発明の主要な目的は差分出力を有し、汎
用の製造工程で使用できる２ポートＲＡＭセルを提供す
ることにある。

【００１６】

【課題を解決するための手段】本発明によるＲＡＭセル
の好適な実施例はポートの一つの転送ＦＥＴ用にＰ−チ
ャネル装置を使用する。これは単一ポートのＲＡＭセル
の論理的な延長ではないが、それによって従来形の２ポ
ートＲＡＭセルと比較して多くの利点が得られる。更
に、汎用の工程では接続層の数が限られ、又、Ｎ−チャ
ネル装置とＰ−チャネル装置との間には（Ｎ−ウエルの
存在により）多くのスペースを必要とするので、このセ
ルは従来形のセルよりも大幅にコンパクトに構成するこ
とができる。

【００１７】本発明による２ポートＲＡＭセル（及びＲ
ＡＭアレイ）は、基板と、基板内に形成されたデータ記
憶素子手段と、第１差分ポート手段と、基板内に形成さ
れた第１と第２の転送ＰＦＥＴから成る第２の差分ポー
ト手段とから構成されている。

【００１８】本発明の特定の実施例では、第１差分ポー
ト手段は第１と第２の転送ＮＦＥＴから成っている。

【００１９】本発明の実施例は更に第１転送ＰＦＥＴの
ゲートと第２転送ＰＦＥＴとを相互接続するための第１
相互接続装置と、第１転送ＮＦＥＴのゲートと第２転送
ＮＦＥＴとを相互接続するための第２相互接続装置と、
第１転送ＰＦＥＴのソースと、第１ＰＦＥＴのゲート
と、第１ＮＦＥＴのゲートと、第１転送ＮＦＥＴのソー
スと、第２ＰＦＥＴのソースと第２ＮＦＥＴのドレンと
を相互接続する第３相互接続装置と、第２転送ＰＦＥＴ
のソースと、第２ＰＦＥＴのゲートと、第２ＮＦＥＴの
ゲートと、第２転送ＮＦＥＴのソースと、第１ＰＦＥＴ
のソースと第１ＮＦＥＴのドレンとを相互接続する第４
相互接続装置とを備えている。

【００２０】本発明の好適な実施例は基板内に拡散され
たＮ型材料のＮ−ウエルを備えている。これらの実施例
では、第１と第２のＰＦＥＴと、第１と第２の転送ＰＦ
ＥＴとがＮウエル内に形成されている。

【００２１】本発明の好適な実施例は更に第１相互接続
装置に接続された第１端子（図面ではＲＯＷＡの符号で
示す）と、第２相互接続装置に接続された第２端子（Ｒ
ＯＷＢ）と、第２転送ＰＦＥＴのドレンに接続された第
３端子（ＢＩＴＡ）と、第１転送ＰＦＥＴのドレンに接
続された第４端子（ＮＢＩＴＡ）と、第２転送ＮＦＥＴ
のドレンに接続された第５端子（ＢＩＴＢ）と、第１転
送ＮＦＥＴのドレンに接続された第６端子（ＮＢＩＴ
Ｂ）とを備えている。

【００２２】

【作用】第３端子（ＢＩＴＡ）を２進「１」用には高電
位に設定し、２進「０」用には低電位に設定し、一方、
第１端子（ＲＯＷＡ）と第２端子（ＲＯＷＢ）を低電位
に保つことによって、２進数字（ビット）を（ポートＡ
を経て）ＲＡＭセルに書き込むことができる。あるい
は、第５端子（ＢＩＴＢ）を２進「１」用には高電位に
設定し、２進「０」用には低電位に設定し、一方、第１
端子と第２端子を高電位に保つことによって、ビットを
セルに書き込むことができる。ポートＡからの、又はポ
ートＡへの読取り又は書込みに際しては、ＲＯＷＡが低
レベルになり（ＲＯＷＡが負の真理）、一方ポートＢか
らの、又はポートＢへの読取り又は書込みに際しては、
ＲＯＷＢが高レベルになる（ＲＯＷＡが正の真理）こと
が必要である。以前に書き込まれたビットは第３端子
（ＢＩＴＡ）と第４端子（ＮＢＩＴＡ）を高電位に予充
電し、第１端子（ＲＯＷＡ）を低電位に設定し、第３と
第４の端子（ＢＩＴＡ，ＮＢＩＴＡ）の電位差を監視す
ることによって読み取ることができる。あるいは、以前
に書き込まれたビットは第５端子（ＢＩＴＢ）と第６端
子（ＮＢＩＴＢ）を高電位に予充電し、第２端子（ＲＯ
ＷＢ）を高電位に設定し、第５と第６の端子（ＢＩＴ
Ｂ，ＮＢＩＴＢ）の電位差を監視することによってセル
から読み取ることができる。

【００２３】従って、本発明による２ポートＲＡＭセル
の好適な実施例では、二つの差分読取り／書込みポート
からなり、各々が一対の転送ＦＥＴもしくはゲートから
構成されている。一対のＦＥＴの一方のＦＥＴはセルの
（ディジタル論理上の）「真」の端子（例えばＢＩＴ
Ａ）に接続され、各対の他方のＦＥＴは対応する真の端
子との相補形端子である端子（例えばＮＢＩＴＡ）に接
続される。４つの転送ＦＥＴの全てにＮＦＥＴを使用
し、又は単一終端出力を有する（すなわちポートごとに
一つの転送ＦＥＴしかない）従来形の２ポートＲＡＭセ
ルとは対照的に、前記一対の転送ＦＥＴの一方はＰＦＥ
Ｔであり、他方はＮＦＥＴである。本発明によって構成
密度が高まり、ノイズの影響を受けにくく、セルからの
読取りようにより簡易な検出増幅器を使用できる。更
に、ＰＦＥＴは所定のサイズでは生来コンダクタンスと
利得が低いが、本発明により製造したＣＭＯＳではより
小型で効率が高いセルを実現できる。

【００２４】転送ゲートとしてＰＦＥＴを使用すること
によって、上述の構成上の利点に加えて次のような回路
上の特徴が得られる。すなわち、ＰＦＥＴはＶＤＤまで
プルアップでき、一方、ＮＦＥＴは（ＶＤＤ−ＶＴ）ま
でしかプルアップできない。ここに、ＶＴはＮＦＥＴの
しきい値電圧（例えば１ボルト）を表す。このことは、
ＢＩＴＡ線とＮＢＩＴＡ線がＶＤＤではなくＶＤＤ−Ｖ
Ｔまで予充電されると（ＶＤＤ−ＶＴへの予充電はＮＦ
ＥＴ予充電ＦＥＴによって達成される）、セルの低電圧
側はそのビット線（ＢＩＴＢ又はＮＢＩＴＢ）をアース
の方向に引き込み、別の側はそのビット線をＶＤＤの方
向に引き込むことを意味する。その結果、検出増幅器に
よって検出された差分電圧は、ビット線の一方の電圧だ
けが変化した場合よりも速く変化する。このことは、本
発明によって、ＰＦＥＴ転送ゲートを使用した場合に予
測される大幅な速度損を伴わずに、高密度の２ポートＲ
ＡＭセル構造を製造できることを意味している。

【００２５】ＮＦＥＴ高速読取りポート及び／又は高速
書込みポート及び／又は緩速書込みポートの全て又はい
ずれか一つを含む本発明の種々の利用態様が考えられ、
特定の用途に応じてこれらの利用法を組合わせることも
有用である。更に、双方のポートを迅速に読み取ること
ができるので、ＲＡＭアレイは、双方のポートを全速で
同時に読み取り、データを単一のデータの流れに多重化
することによって、通常の最高速度の２倍の速度で読み
取ることができる。その他の特徴と利点は好適な実施例
の詳細な説明と関連させて以下に記載する。

【００２６】

【実施例】図１は本発明による２ポートＲＡＭセルの実
施例を概略的に示している。点線で囲まれたセルのデー
タ記憶構成要素４０は、図示のように第１及び第２ＰＦ
ＥＴ、Ｑ３，Ｑ４に接続された第１及び第２ＮＦＥＴＱ
１，Ｑ２を備えている。この例のＰＦＥＴの各々のゲー
ト幅とゲート長の比率は１．６であり、ＮＦＥＴ、Ｑ１
及びＱ２の各々のゲート幅とゲート長の比率は３．０で
ある。セルのデータ記憶構成要素４０に加えて、セルは
図示のように第１及び第２の転送ＰＦＥＴＱ７，Ｑ８に
接続された相補形端子ＢＩＴＡ及びＮＢＩＴＡから成る
第１読取り／書込みポートと、図示のように第１及び第
２の転送ＮＦＥＴＱ５，Ｑ６に接続された相補形端子Ｂ
ＩＴＢ及びＮＢＩＴＢから成る第２読取り／書込みポー
トとを備えている。それぞれの読取り／書込みポートは
端子ＲＯＷＡ及びＲＯＷＢを介して起動又は選択され
る。この例での第１と第２の転送ＰＦＥＴ、Ｑ７，Ｑ８
のそれぞれのゲート幅とゲート長の比率は３．２であ
り、転送ＮＦＥＴ、Ｑ５，Ｑ６のそれぞれのゲート幅と
ゲート長の比率は１．６である。

【００２７】本明細書で特定されたＦＥＴのサイズは一
例であるにすぎないことに留意されたい。ＦＥＴのサイ
ズは下記の目的に適合するように選択されるべきもので
ある。 １．セルの面積を最小限にすること。 ２．システムの読取りタイミングの基準に合致するこ
と。 ３．読取り中のセルの安定が保証されること。（すなわ
ち、読取り又は同時的な読取りによってセルが不慮にフ
リップされないこと。） ４．セルの書込み可能状態が保証されること。（すなわ
ち、他のポートの同時的な読取りがなされた場合でも、
必要な場合はセルがフリップできること。）

【００２８】上記の目的は製造工程、電圧及び温度の変
動があっても達成されなければならない。様々なシステ
ム上の制約によって上記の目的に合致するにはＦＥＴの
サイズが変化せしめられる。

【００２９】図２−図５は図１の２ポートＲＡＭセルの
好ましい構成の一つを示している。図２−図５に示した
この成る領域のそれぞれの「カラー」や陰影のパターン
は回路の種々の部品がそれによって製造される異なる層
を表している。それぞれのトランジスタと対応するレイ
アウトの物理的な領域を示すために図２には記号Ｑ１な
いしＱ８も記載してある。

【００３０】図２を参照すると、５０の符号を付した領
域は素子のそれぞれの能動領域（すなわちトランジスタ
のソース及びドレン領域）に相当し、５２の符号を付し
た領域はポリシリコンから成っており、又、能動領域５
０とボリシリコン領域５２とが重複する領域はトランジ
スタのそれぞれのゲートを表している。更に、第１のＰ
ＦＥＴＱ３，第２のＰＦＥＴＱ４，第１の転送ＰＦＥＴ
Ｑ７及び第２の転送ＰＦＥＴＱ８の周囲の点線は「Ｎ−
ウエル」領域を囲んでおり、これはＮ−型材料が基板内
に深く拡散された領域である。第１のＰＦＥＴＱ３，第
２のＰＦＥＴＱ４，第１の転送ＰＦＥＴＱ７及び第２の
転送ＰＦＥＴＱ８は各々このＮ−ウエル領域内に形成さ
れている。基板の所定の領域を占める素子の数を最大限
にし、セルの全キャパシタンスを最小限にし、且つセル
を起動するのに必要な電力を最小限にするという点で、
これは最適な構成である。（例えば、第１の転送ＰＦＥ
ＴＱ７及び第２の転送ＰＦＥＴＱ８がＰＦＥＴではなく
ＮＦＥＴだとすると、これらをＮ−ウエル領域の外側に
配置しなければならず、セルをより大きくするか、長方
形ではなくしなければならない。それによってＦＥＴを
相互に接続する（下記の）金属層がより複雑になる。）

【００３１】Ｖ１及びＶ２の記号を付した領域はそれぞ
れ、これらの領域を内部に含むセルのアレイ内の特定の
セルに応じて、ＶＤＤ（予め定められた電位）又はアー
ス電位の何れかを付与する母線として機能する。図２−
図５の「Ｘ」の記号はセルのそれぞれの金属層を相互接
続するための層の相互間の接点、すなわち経路を表すこ
とに留意されたい。これらの金属層は図３ないし図５に
示してある。

【００３２】さて図３−図５を参照すると、ＲＡＭセル
は更に３つの金属層６０，６２及び６４を含んでいる。
（金属層１，金属層２，金属層３の符号も付してあ
る。）これらの金属層によって図１に示すようにＦＥＴ
の相互接続するための装置を提供する。金属層６０（金
属層１）は図３の陰影を付した領域によって表されてい
る。図４で陰影を付して示された金属層６２（金属層
２）によってセル用の相補形端子ＢＩＴＡ，ＮＢＩＴ
Ａ，ＢＩＴＢ及びＮＢＩＴＢに導体が付与され、図５で
陰影を付して示された金属層６４（金属層３）によって
前述のＶ１，Ｖ２に導体が付与される。絶縁層（図示せ
ず）は各金属層を分離する。本発明によるＲＡＭセル又
はＲＡＭアレイの構成のこれ以上の詳細については、こ
こに提供された情報があれば当業者には明らかであろ
う。従って、本明細書ではこれ以上の詳細については開
示しない。

【００３３】本発明の一実施例にはコンピュータ・グラ
フィック・システム用に２ポートＲＡＭで実現されるカ
ラー・マップの文脈での応用例がある。カラー・マップ
によってフレーム・バッファに記憶されたカラー・デー
タをピクセルに準拠して別の所望のカラーを表すデータ
へとリマップする手段が得られる。この機能は本発明に
従って、８ビットのアドレス・データを取り込み、ディ
ジタル／アナログ変換器（ＤＡＣ）への入力になる８ビ
ットのデータを出力するＲＡＭによって実現される。

【００３４】ＲＡＭが新たな翻訳テーブルで更新されて
いる間、カラー・リマッピングは継続されなければなら
ない。本発明に従ったカラー・マップでは、新たなテー
ブル・データがマイクロプロセッサ・インタフェースを
経てチップ内に入力され、ピクセル・タイミングと非同
期になる。カラー・マップが単一ポートＲＡＭで実行さ
れた場合は、上記の状態を処理する唯一の方法は書込み
データを同期化し、新たなデータを書き込むためにピク
セル読取り周期をスチールすることである。しかし、高
速の同期化には解決が困難な回路上の問題があり、依然
として書込みエラーが（頻繁ではないにせよ）生ずるで
あろう。書込み周期中、ＤＡＣへのピクセル・データは
ＲＡＭ以外のべまの素子から来なければならなくなろ
う。本発明に従ったカラー・マップは前述の２ポートＲ
ＡＭをカラー・マップ用に用いることによってこの問題
を解決する。２つのポートのうちの第１の（より迅速
な）ポートはピクセルの読取り専用であり、第２のポー
トは他のポートの現在のアドレスに関わりなく、マイク
ロプロセッサが任意のＲＡＭの記憶域に、又は記憶域か
ら書込み、又は読取るために利用される。２ポートＲＡ
Ｍは単一ポート型よりも大型ではあるものの、２つのデ
ータの流れを同期化する必要がなく、複雑な同期回路と
電圧同期回路の故障がなくなる。これまで説明した好適
な実施例は本発明の真の範囲を開示した特許請求の範囲
によって生じる保護範囲を限定するものではない。

【００３５】

【発明の効果】以上詳細に説明したように、本発明によ
れば、単一ビットデータを記憶するデータ記憶素子手段
からデータを読み取り、及び／又はデータ記憶素子手段
にデータを書き込むための第１，第２の差分ポート手段
とを設け、第２の差分ポート手段を基板に形成された第
１，第２の差分転送ポート手段を基板に形成された第
１，第２の転送ＰＦＥＴにより形成し、第１の差分ポー
ト手段からの読取り又はそれへの書込みと第２差分ポー
ト手段からの読取り又はそれへの書込み時には、それぞ
れ第１，第２差分ポート手段のゲ−トの印加電圧を逆の
真理値とするとともに、第１，第２差分ポート手段での
それぞれの電位差を監視しながらＲＡＭセルのデータを
読み取るように構成したので、汎用のＩＣ製造工程で高
密度にしてコンパクトな構造に製造でき、しかも高速動
作が可能な２ポートＲＡＭを提供することができる。

【図面の簡単な説明】

【図１】本発明による２ポートＲＡＭセルの概略を示す
図である。

【図２】図１の２ポートＲＡＭセルの一好適な配置を示
す図である。

【図３】図１の２ポートＲＡＭセルにおけるＦＥＴの相
互接続用の金属層６０の配置関係を主体に示す図であ
る。

【図４】図１の２ポートＲＡＭセルにおけるＦＥＴの相
互接続用の金属層６２の配置関係を主体に示す図であ
る。

【図５】図１の２ポートＲＡＭセルにおけるＦＥＴの相
互接続用の金属層６４の配置関係を示す図である。

【図６】従来の単一ポートＲＡＭセルの概略を示す図で
ある。

【図７】ＮＦＥＴとＰＦＥＴをそれぞれ表すために本明
細書に使用される記号を示す図である。

【符号の説明】

４０ データ記憶構成要素 ５０ 能動領域 ５２ ポリシリコン ６０，６２，６４ 金属層 ＢＩＴＡ，ＮＢＩＴＡ，ＢＩＴＢ，ＮＢＩＴＢ 相補形
端子 Ｑ１ 第１のＮＦＥＴ Ｑ２ 第２のＮＦＥＴ Ｑ３ 第１のＰＦＥＴ Ｑ４ 第２のＰＦＥＴ Ｑ５ 第１の転送ＮＦＥＴ Ｑ６ 第２の転送ＮＦＥＴ Ｑ７ 第１の転送ＰＦＥＴ Ｑ８ 第２の転送ＰＦＥＴ ＲＯＷＡ，ＲＯＷＢ 端子 Ｖ１，Ｖ２ バス Ｘ 接点

Claims (1)

【特許請求の範囲】
1. 【請求項１】単一ビットデータを記憶するためのデータ
   記憶素子手段と、前記データ記憶素子手段からデータを
   読み取りかつ／又はデータ記憶素子手段にデータを書き
   込むための第１の差分ポート手段と、前記データ記憶素
   子手段からデータを読み取るか／又はデータ記憶素子手
   段にデータを書き込むための第２の差分ポート手段とか
   らなり、前記第２の差分ポート手段は基板に形成された
   第１及び第２の転送ＰＦＥＴからなる基板に形成された
   ２ポートＲＡＭセル。