JPH0697424A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH0697424A JPH0697424A JP4270899A JP27089992A JPH0697424A JP H0697424 A JPH0697424 A JP H0697424A JP 4270899 A JP4270899 A JP 4270899A JP 27089992 A JP27089992 A JP 27089992A JP H0697424 A JPH0697424 A JP H0697424A
- Authority
- JP
- Japan
- Prior art keywords
- boron
- amorphous silicon
- gate
- injected
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ゲート材料へのドーパントにボロンを使用し
てＰ型ポリシリコンのゲート電極を形成する際に、素子
チャネル領域へのボロンの拡散を抑え、素子の閾値電圧
の変動を抑えることが可能である。 【構成】 ゲート絶縁膜１１上に形成されるゲート電極
１２’の材料，すなわちゲート材料１２が、これにボロ
ン（Ｂ，またはＢＦ2）を注入する際に、アモルファス
シリコンとなっており、このアモルファスシリコンにド
ーパントとしてＰ型不純物のボロン（Ｂ，またはＢ
Ｆ2）を注入し、ボロンの注入されたアモルファスシリ
コンを後工程の熱プロセスによって結晶化して、Ｐ型ポ
リシリコンのゲート電極１２’を形成する。
てＰ型ポリシリコンのゲート電極を形成する際に、素子
チャネル領域へのボロンの拡散を抑え、素子の閾値電圧
の変動を抑えることが可能である。 【構成】 ゲート絶縁膜１１上に形成されるゲート電極
１２’の材料，すなわちゲート材料１２が、これにボロ
ン（Ｂ，またはＢＦ2）を注入する際に、アモルファス
シリコンとなっており、このアモルファスシリコンにド
ーパントとしてＰ型不純物のボロン（Ｂ，またはＢ
Ｆ2）を注入し、ボロンの注入されたアモルファスシリ
コンを後工程の熱プロセスによって結晶化して、Ｐ型ポ
リシリコンのゲート電極１２’を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ゲート電極がＰ型ポリ
シリコンで形成される半導体素子の製造方法に関する。
シリコンで形成される半導体素子の製造方法に関する。
【０００２】
【従来の技術】ＰチャネルトランジスタとＮチャネルト
ランジスタとで構成されるＣＭＯＳ素子において、微細
化に対応するためには、ＣＭＯＳ素子の閾値電圧の制御
性を向上させる必要があり、このためデュアルゲート構
造が必要とされている。ここで、デュアルゲート構造と
は、ＣＭＯＳ素子を構成するＰチャネルトランジスタの
ゲート電極，Ｎチャネルトランジスタのゲート電極がそ
れぞれＰ型ポリシリコン，Ｎ型ポリシリコンで形成され
ている構造であり、このようなデュアルゲート構造とす
ることによって、ＣＭＯＳ素子の閾値電圧の制御性を向
上させることができる。ところで、従来では、上述のデ
ュアルゲート構造において、Ｐチャネルトランジスタの
ゲート電極を形成するＰ型ポリシリコンには、ドーパン
トとしてボロン（Ｂ，またはＢＦ2）が使用されてい
た。
ランジスタとで構成されるＣＭＯＳ素子において、微細
化に対応するためには、ＣＭＯＳ素子の閾値電圧の制御
性を向上させる必要があり、このためデュアルゲート構
造が必要とされている。ここで、デュアルゲート構造と
は、ＣＭＯＳ素子を構成するＰチャネルトランジスタの
ゲート電極，Ｎチャネルトランジスタのゲート電極がそ
れぞれＰ型ポリシリコン，Ｎ型ポリシリコンで形成され
ている構造であり、このようなデュアルゲート構造とす
ることによって、ＣＭＯＳ素子の閾値電圧の制御性を向
上させることができる。ところで、従来では、上述のデ
ュアルゲート構造において、Ｐチャネルトランジスタの
ゲート電極を形成するＰ型ポリシリコンには、ドーパン
トとしてボロン（Ｂ，またはＢＦ2）が使用されてい
た。
【０００３】
【発明が解決しようとする課題】しかしながら、ボロン
は、酸化膜中の拡散係数が非常に大きく、従って、Ｐ型
ポリシリコンのドーパントにボロンを使用する上述した
従来の半導体素子，すなわちＣＭＯＳ素子では、ゲート
材料に注入されたボロンがゲート酸化膜を突き抜けて基
板中の素子チャネル領域におけるチャネル不純物プロフ
ァイルを乱し、素子の閾値電圧を変化させてしまうとい
う問題があった。
は、酸化膜中の拡散係数が非常に大きく、従って、Ｐ型
ポリシリコンのドーパントにボロンを使用する上述した
従来の半導体素子，すなわちＣＭＯＳ素子では、ゲート
材料に注入されたボロンがゲート酸化膜を突き抜けて基
板中の素子チャネル領域におけるチャネル不純物プロフ
ァイルを乱し、素子の閾値電圧を変化させてしまうとい
う問題があった。
【０００４】本発明は、ゲート材料へのドーパントにボ
ロンを使用してＰ型ポリシリコンのゲート電極を形成す
る際に、素子チャネル領域へのボロンの拡散を抑え、素
子の閾値電圧の変動を抑えることができ、さらには、ゲ
ート材料中でのボロン拡散をも抑え、ゲート抵抗を低く
しキャリアの活性化率を高めることの可能な半導体素子
の製造方法を提供することを目的としている。
ロンを使用してＰ型ポリシリコンのゲート電極を形成す
る際に、素子チャネル領域へのボロンの拡散を抑え、素
子の閾値電圧の変動を抑えることができ、さらには、ゲ
ート材料中でのボロン拡散をも抑え、ゲート抵抗を低く
しキャリアの活性化率を高めることの可能な半導体素子
の製造方法を提供することを目的としている。
【０００５】
【課題を解決するための手段】本発明は、ゲート絶縁膜
上に形成されるゲート電極の材料，すなわちゲート材料
が、これにボロン（Ｂ，またはＢＦ2）を注入する際
に、アモルファスシリコンとなっており、このアモルフ
ァスシリコンにドーパントとしてＰ型不純物のボロン
（Ｂ，またはＢＦ2）を注入し、ボロンの注入されたア
モルファスシリコンを後工程の熱プロセスによって結晶
化して、Ｐ型ポリシリコンのゲート電極を形成すること
を特徴としている。
上に形成されるゲート電極の材料，すなわちゲート材料
が、これにボロン（Ｂ，またはＢＦ2）を注入する際
に、アモルファスシリコンとなっており、このアモルフ
ァスシリコンにドーパントとしてＰ型不純物のボロン
（Ｂ，またはＢＦ2）を注入し、ボロンの注入されたア
モルファスシリコンを後工程の熱プロセスによって結晶
化して、Ｐ型ポリシリコンのゲート電極を形成すること
を特徴としている。
【０００６】ここで、ボロンを注入する際のゲート材料
となるアモルファスシリコンは、ＣＶＤ法によって形成
されるか、あるいは、ポリシリコンにＳｉあるいはＧｅ
等のイオンを注入することによって形成される。ＣＶＤ
法，例えばＬＰ−ＣＶＤ法を用いる場合には、最高でも
６００℃以下（望ましくは５００℃以下）の温度で、Ｓ
ｉＨ4やＳｉ2Ｈ6等のガスを熱分解することによって、
アモルファスシリコンを得ることができる。また、Ｓｉ
あるいはＧｅ等のイオン注入を用いてアモルファスシリ
コンを得る場合には、少なくとも１Ｅ１７（１／c
m3），望ましくは１Ｅ１９（１／cm3）のドーズ量が必
要である。
となるアモルファスシリコンは、ＣＶＤ法によって形成
されるか、あるいは、ポリシリコンにＳｉあるいはＧｅ
等のイオンを注入することによって形成される。ＣＶＤ
法，例えばＬＰ−ＣＶＤ法を用いる場合には、最高でも
６００℃以下（望ましくは５００℃以下）の温度で、Ｓ
ｉＨ4やＳｉ2Ｈ6等のガスを熱分解することによって、
アモルファスシリコンを得ることができる。また、Ｓｉ
あるいはＧｅ等のイオン注入を用いてアモルファスシリ
コンを得る場合には、少なくとも１Ｅ１７（１／c
m3），望ましくは１Ｅ１９（１／cm3）のドーズ量が必
要である。
【０００７】また、このようにして得られたアモルファ
スシリコンにボロンを注入し、ボロンの注入されたアモ
ルファスシリコンを後工程の熱プロセスによって結晶化
する際、この後工程の熱プロセスとしては、例えば後述
のソース・ドレインの不純物活性化工程を用いることが
でき、後工程の熱プロセスでは、ボロンの注入されたア
モルファスシリコンは、少なくとも６００℃以上の温度
で熱処理されて、Ｐ型ポリシリコンになる。このよう
に、本発明では、ボロンを注入する際のゲート材料がア
モルファスシリコンであることによって、ボロン注入時
にボロンの注入飛程とその拡がりを減少させ、これによ
って、後工程の熱プロセスによるチャネル領域へのボロ
ンの拡散を低減することができる。また、後工程の熱プ
ロセス時においても、ゲート材料中でのボロンの拡散を
抑えることができる。
スシリコンにボロンを注入し、ボロンの注入されたアモ
ルファスシリコンを後工程の熱プロセスによって結晶化
する際、この後工程の熱プロセスとしては、例えば後述
のソース・ドレインの不純物活性化工程を用いることが
でき、後工程の熱プロセスでは、ボロンの注入されたア
モルファスシリコンは、少なくとも６００℃以上の温度
で熱処理されて、Ｐ型ポリシリコンになる。このよう
に、本発明では、ボロンを注入する際のゲート材料がア
モルファスシリコンであることによって、ボロン注入時
にボロンの注入飛程とその拡がりを減少させ、これによ
って、後工程の熱プロセスによるチャネル領域へのボロ
ンの拡散を低減することができる。また、後工程の熱プ
ロセス時においても、ゲート材料中でのボロンの拡散を
抑えることができる。
【０００８】本発明は、また、ＳｉあるいはＧｅ等のイ
オン注入により、アモルファス化されたゲート材料を得
る場合に、この工程がＭＯＳ素子のソース・ドレインに
対応する領域のアモルファス化をも兼ね、アモルファス
化後の工程でソース・ドレインに対応するアモルファス
化領域に不純物（ドーパント）を導入し、しかる後、熱
プロセス（ソース・ドレインの不純物活性化工程）でこ
の領域中の不純物を活性化させることを特徴としてい
る。
オン注入により、アモルファス化されたゲート材料を得
る場合に、この工程がＭＯＳ素子のソース・ドレインに
対応する領域のアモルファス化をも兼ね、アモルファス
化後の工程でソース・ドレインに対応するアモルファス
化領域に不純物（ドーパント）を導入し、しかる後、熱
プロセス（ソース・ドレインの不純物活性化工程）でこ
の領域中の不純物を活性化させることを特徴としてい
る。
【０００９】このように、ゲート材料のアモルファス化
工程により、ＭＯＳ素子のソース・ドレインに対応する
領域をもアモルファス化されることにより、その後、こ
の領域に不純物（ドーパント）を導入（注入）する際
に、ソース・ドレインに対応した領域においても不純物
の注入飛程とその拡がりを減少させることができる。
工程により、ＭＯＳ素子のソース・ドレインに対応する
領域をもアモルファス化されることにより、その後、こ
の領域に不純物（ドーパント）を導入（注入）する際
に、ソース・ドレインに対応した領域においても不純物
の注入飛程とその拡がりを減少させることができる。
【００１０】
【実施例】以下、本発明の実施例について説明する。先
づ、図１（ａ）に示すように、シリコン基板１上にＮ型
ウェル１０（Ｎ型不純物濃度：１Ｅ１７（１／cm3））
を形成し、該Ｎ型ウェル１０上にゲート熱酸化膜１１
（膜厚：１１０Å）を形成し、しかる後、ＬＰ−ＣＶＤ
法によってアモルファスシリコン膜１２を３５００Åの
膜厚に形成した。ここで、アモルファスシリコン膜１２
の形成条件は、温度を５００℃とし、反応ガスとしてＳ
ｉ2Ｈ6を３００ＳＣＣＭで導入し、圧力を０．１ｔｏｒ
ｒとした。
づ、図１（ａ）に示すように、シリコン基板１上にＮ型
ウェル１０（Ｎ型不純物濃度：１Ｅ１７（１／cm3））
を形成し、該Ｎ型ウェル１０上にゲート熱酸化膜１１
（膜厚：１１０Å）を形成し、しかる後、ＬＰ−ＣＶＤ
法によってアモルファスシリコン膜１２を３５００Åの
膜厚に形成した。ここで、アモルファスシリコン膜１２
の形成条件は、温度を５００℃とし、反応ガスとしてＳ
ｉ2Ｈ6を３００ＳＣＣＭで導入し、圧力を０．１ｔｏｒ
ｒとした。
【００１１】アモルファスシリコン膜１２を形成後、こ
のアモルファスシリコン膜１２にボロン（Ｂ）をイオン
注入した。ここで、ボロン（Ｂ）の注入条件は、エネル
ギーが３０ＫｅＶ，ドーズ量が５Ｅ１５（１／cm3）で
あった。
のアモルファスシリコン膜１２にボロン（Ｂ）をイオン
注入した。ここで、ボロン（Ｂ）の注入条件は、エネル
ギーが３０ＫｅＶ，ドーズ量が５Ｅ１５（１／cm3）で
あった。
【００１２】しかる後、図１（ｂ）に示すように、ボロ
ン（Ｂ）の注入されたアモルファスシリコン膜１２をパ
ターニングして、ゲートとなるべき領域１２’を画定
し、また、ソース・ドレインとなるべき領域１３にボロ
ン（ＢＦ2）を注入し、次いで、層間絶縁膜１４を形成
した後、温度８００℃で３０分間、活性化アニールを施
した。これにより、領域１３に注入されたボロン（ＢＦ
2）を活性化して、ソース・ドレイン（１３）を形成
し、また、これと同時に、ゲートとなるべき領域１２’
が結晶化され、Ｐ型ポリシリコンのゲート電極（１
２’）を形成することができた。しかる後、コンタクト
ホールを開孔し、このコンタクトホールにメタル１５を
形成して、ＭＯＳ素子を作成した。
ン（Ｂ）の注入されたアモルファスシリコン膜１２をパ
ターニングして、ゲートとなるべき領域１２’を画定
し、また、ソース・ドレインとなるべき領域１３にボロ
ン（ＢＦ2）を注入し、次いで、層間絶縁膜１４を形成
した後、温度８００℃で３０分間、活性化アニールを施
した。これにより、領域１３に注入されたボロン（ＢＦ
2）を活性化して、ソース・ドレイン（１３）を形成
し、また、これと同時に、ゲートとなるべき領域１２’
が結晶化され、Ｐ型ポリシリコンのゲート電極（１
２’）を形成することができた。しかる後、コンタクト
ホールを開孔し、このコンタクトホールにメタル１５を
形成して、ＭＯＳ素子を作成した。
【００１３】このような工程により作成された本実施例
のＭＯＳ素子の特性を従来工程により作成されたＭＯＳ
素子の特性と比較するため、従来例として、ゲート材料
に当初からポリシリコンを用いた場合のＭＯＳ素子を作
成した。図２（ａ），（ｂ），（ｃ）は本実施例と従来
例との比較結果を示す図である。図２（ａ）には、ゲ−
トに注入されたボロン（Ｂ）イオンの飛程（μｍ）の比
較結果が示されており、本実施例の場合、従来例と比べ
て、ボロン（Ｂ）の飛程が小さくなっていることがわか
る。また、図２（ｂ）には、ＭＯＳ素子完成後のゲート
抵抗（Ω／□）についての比較結果が示されており、本
実施例の場合、従来例と比べて、ゲート抵抗が低く、キ
ャリアの活性比率の高いことがわかる。また、図２
（ｃ）には、ＭＯＳ素子の閾値電圧Ｖthの変動ΔＶ
th（＝Ｖth（実測）−Ｖth（計算））についての比較結
果が示されており、本実施例の場合、従来例と比べて、
閾値電圧の変動が抑えられていることがわかる。なお、
ここで、Ｖth（計算）は、ゲ−トからチャネル領域への
ボロン突きぬけがないとした場合の閾値電圧である。
のＭＯＳ素子の特性を従来工程により作成されたＭＯＳ
素子の特性と比較するため、従来例として、ゲート材料
に当初からポリシリコンを用いた場合のＭＯＳ素子を作
成した。図２（ａ），（ｂ），（ｃ）は本実施例と従来
例との比較結果を示す図である。図２（ａ）には、ゲ−
トに注入されたボロン（Ｂ）イオンの飛程（μｍ）の比
較結果が示されており、本実施例の場合、従来例と比べ
て、ボロン（Ｂ）の飛程が小さくなっていることがわか
る。また、図２（ｂ）には、ＭＯＳ素子完成後のゲート
抵抗（Ω／□）についての比較結果が示されており、本
実施例の場合、従来例と比べて、ゲート抵抗が低く、キ
ャリアの活性比率の高いことがわかる。また、図２
（ｃ）には、ＭＯＳ素子の閾値電圧Ｖthの変動ΔＶ
th（＝Ｖth（実測）−Ｖth（計算））についての比較結
果が示されており、本実施例の場合、従来例と比べて、
閾値電圧の変動が抑えられていることがわかる。なお、
ここで、Ｖth（計算）は、ゲ−トからチャネル領域への
ボロン突きぬけがないとした場合の閾値電圧である。
【００１４】これらの比較結果から、本実施例の工程に
よって作成されたＭＯＳ素子は、ゲート材料に注入され
たボロンの拡散を抑え、これによって、素子の閾値電圧
の変動を抑えるとともに、ゲート抵抗を低くしキャリア
の活性化率を高めことができることが確認された。
よって作成されたＭＯＳ素子は、ゲート材料に注入され
たボロンの拡散を抑え、これによって、素子の閾値電圧
の変動を抑えるとともに、ゲート抵抗を低くしキャリア
の活性化率を高めことができることが確認された。
【００１５】なお、ボロンの拡散を抑えるのに、プロセ
スを低温化したり、ボロンの増速拡散要因を取り除いた
り、あるいはゲート絶縁膜にシリコン窒化膜を用いるこ
とも考えられるが、本発明のように、アモルファスシリ
コンにボロンを注入し、ボロンの注入されたアモルファ
スシリコンを後工程の熱プロセスによって結晶化する場
合には、ＭＯＳ素子のチャネル領域へのボロン拡散およ
びゲート材料中でのボロン拡散を極力抑えたプロセスの
最適化を図ることができる。
スを低温化したり、ボロンの増速拡散要因を取り除いた
り、あるいはゲート絶縁膜にシリコン窒化膜を用いるこ
とも考えられるが、本発明のように、アモルファスシリ
コンにボロンを注入し、ボロンの注入されたアモルファ
スシリコンを後工程の熱プロセスによって結晶化する場
合には、ＭＯＳ素子のチャネル領域へのボロン拡散およ
びゲート材料中でのボロン拡散を極力抑えたプロセスの
最適化を図ることができる。
【００１６】
【発明の効果】以上に説明したように、請求項１記載の
発明によれば、Ｐ型ポリシリコンをゲート電極とするＭ
ＯＳ−ＦＥＴ素子の半導体素子を製造するに際し、ボロ
ンを注入する際のゲート材料がアモルファスシリコンと
なっており、該アモルファスシリコンにボロンを注入
し、ボロンの注入されたアモルファスシリコンを後工程
の熱プロセスによって結晶化し、Ｐ型ポリシリコンのゲ
ート電極を形成するので、素子チャネル領域へのボロン
の拡散を抑え、素子の閾値電圧の変動を抑えることがで
き、さらには、ゲート材料中でのボロン拡散をも抑え、
ゲート抵抗を低くしキャリアの活性化率を高めることが
できる。
発明によれば、Ｐ型ポリシリコンをゲート電極とするＭ
ＯＳ−ＦＥＴ素子の半導体素子を製造するに際し、ボロ
ンを注入する際のゲート材料がアモルファスシリコンと
なっており、該アモルファスシリコンにボロンを注入
し、ボロンの注入されたアモルファスシリコンを後工程
の熱プロセスによって結晶化し、Ｐ型ポリシリコンのゲ
ート電極を形成するので、素子チャネル領域へのボロン
の拡散を抑え、素子の閾値電圧の変動を抑えることがで
き、さらには、ゲート材料中でのボロン拡散をも抑え、
ゲート抵抗を低くしキャリアの活性化率を高めることが
できる。
【００１７】また、請求項２，３記載の発明では、ボロ
ンを注入する際のゲート材料であるアモルファスシリコ
ンを、ＣＶＤ法によって形成するか、または、ポリシリ
コンにＳｉあるいはＧｅ等をイオン注入して形成するよ
うにしており、特に、請求項３記載の発明では、ポリシ
リコンにＳｉあるいはＧｅ等をイオン注入してアモルフ
ァスシリコンを形成する場合に、該アモルファス化工程
が、ＭＯＳ−ＦＥＴ素子のソース・ドレインに対応する
領域のアモルファス化をも兼ね、ソース・ドレインに対
応する領域は、アモルファス化された後、ドーパントが
導入されるので、ソース・ドレインに対応した領域にお
いても、不純物の注入飛程とその拡がりを減少させるこ
とができる。
ンを注入する際のゲート材料であるアモルファスシリコ
ンを、ＣＶＤ法によって形成するか、または、ポリシリ
コンにＳｉあるいはＧｅ等をイオン注入して形成するよ
うにしており、特に、請求項３記載の発明では、ポリシ
リコンにＳｉあるいはＧｅ等をイオン注入してアモルフ
ァスシリコンを形成する場合に、該アモルファス化工程
が、ＭＯＳ−ＦＥＴ素子のソース・ドレインに対応する
領域のアモルファス化をも兼ね、ソース・ドレインに対
応する領域は、アモルファス化された後、ドーパントが
導入されるので、ソース・ドレインに対応した領域にお
いても、不純物の注入飛程とその拡がりを減少させるこ
とができる。
【図１】（ａ），（ｂ）は本発明に係る半導体素子の製
造工程例を示す図である。
造工程例を示す図である。
【図２】（ａ），（ｂ），（ｃ）は本発明と従来例との
比較結果を示す図である。
比較結果を示す図である。
１ 基板 １０ Ｎ型ウェル １１ ゲート熱酸化膜 １２ アモルファスシリコン膜 １２’ ゲートとなるべき領域 １３ ソース・ドレインとなるべき領域 １４ 層間絶縁膜 １５ メタル
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (3)
- 【請求項１】 Ｐ型ポリシリコンをゲート電極とするＭ
ＯＳ−ＦＥＴの半導体素子を製造するに際し、ボロンを
注入する際のゲート材料がアモルファスシリコンとなっ
ており、該アモルファスシリコンにボロンを注入し、ボ
ロンの注入されたアモルファスシリコンを後工程の熱プ
ロセスによって結晶化し、Ｐ型ポリシリコンのゲート電
極を形成することを特徴とする半導体素子の製造方法。 - 【請求項２】 請求項１記載の半導体素子の製造方法に
おいて、ボロンを注入する際のゲート材料である前記ア
モルファスシリコンは、ＣＶＤ法によって形成される
か、または、ポリシリコンにＳｉあるいはＧｅ等をイオ
ン注入して形成されることを特徴とする半導体素子の製
造方法。 - 【請求項３】 請求項２記載の半導体素子の製造方法に
おいて、ポリシリコンにＳｉあるいはＧｅ等をイオン注
入してアモルファスシリコンを形成する場合に、該アモ
ルファス化工程が、ＭＯＳ−ＦＥＴ素子のソース・ドレ
インに対応する領域のアモルファス化をも兼ね、ソース
・ドレインに対応する領域は、アモルファス化された
後、所定のドーパントが導入されることを特徴とする半
導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270899A JPH0697424A (ja) | 1992-09-14 | 1992-09-14 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270899A JPH0697424A (ja) | 1992-09-14 | 1992-09-14 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697424A true JPH0697424A (ja) | 1994-04-08 |
Family
ID=17492534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4270899A Pending JPH0697424A (ja) | 1992-09-14 | 1992-09-14 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697424A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040236A (en) * | 1996-09-06 | 2000-03-21 | Nec Corporation | Method for manufacturing silicon thin film conductive element |
| WO2004107450A1 (ja) * | 2003-05-30 | 2004-12-09 | Fujitsu Limited | 半導体装置と半導体装置の製造方法 |
| US6969870B2 (en) | 2000-07-27 | 2005-11-29 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having an amorphous silicon-germanium gate electrode |
-
1992
- 1992-09-14 JP JP4270899A patent/JPH0697424A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040236A (en) * | 1996-09-06 | 2000-03-21 | Nec Corporation | Method for manufacturing silicon thin film conductive element |
| US6969870B2 (en) | 2000-07-27 | 2005-11-29 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having an amorphous silicon-germanium gate electrode |
| WO2004107450A1 (ja) * | 2003-05-30 | 2004-12-09 | Fujitsu Limited | 半導体装置と半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5552332A (en) | Process for fabricating a MOSFET device having reduced reverse short channel effects | |
| US6475887B1 (en) | Method of manufacturing semiconductor device | |
| JP2978736B2 (ja) | 半導体装置の製造方法 | |
| JP2850974B2 (ja) | 半導体ポリシリコン層のドーピング方法とこれを用いたｐｍｏｓｆｅｔ製造方法 | |
| EP1361614B1 (en) | Semiconductor device manufacturing method | |
| US6911706B2 (en) | Forming strained source drain junction field effect transistors | |
| JPH04225529A (ja) | 微量の不純物を添加したドレイン（ｌｄｄ）を有する集積回路構造体を製作する改良された方法 | |
| US5712181A (en) | Method for the formation of polycide gate in semiconductor device | |
| US5141895A (en) | Semiconductor device process using diffusant penetration and source layers for shallow regions | |
| US5981347A (en) | Multiple thermal annealing method for a metal oxide semiconductor field effect transistor with enhanced hot carrier effect (HCE) resistance | |
| JPH06342914A (ja) | 半導体装置の製造方法 | |
| JPH0645343A (ja) | ボロシリケイトガラススペーサを有する半導体装置及びその製造方法 | |
| US20050118770A1 (en) | Method for introducing hydrogen into a channel region of a metal oxide semiconductor (MOS) device | |
| US5882962A (en) | Method of fabricating MOS transistor having a P+ -polysilicon gate | |
| JPH0697424A (ja) | 半導体素子の製造方法 | |
| US5970350A (en) | Semiconductor device having a thin gate oxide and method of manufacture thereof | |
| JP3033528B2 (ja) | 半導体装置及びその製造方法 | |
| JPH05206454A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JP3744895B2 (ja) | Ｃｍｏｓ型半導体装置の製造方法 | |
| US6103582A (en) | Method to suppress boron penetration in P+ mosfets | |
| JPH0548110A (ja) | 半導体素子の製造方法 | |
| JPH0521461A (ja) | 半導体装置の製造方法 | |
| US6958299B2 (en) | Methods of manufacturing semiconductor devices | |
| TW455999B (en) | Method of raising the anti-penetration effects of boron for dual gate complementary metal oxide semiconductor transistors | |
| JPS61248476A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060217 |
|
| A977 | Report on retrieval |
Effective date: 20070717 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070724 |
|
| A61 | First payment of annual fees (during grant procedure) |
Effective date: 20070806 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 3 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20110810 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120810 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20120810 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20130810 |