JPH06342914A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06342914A JPH06342914A JP5154281A JP15428193A JPH06342914A JP H06342914 A JPH06342914 A JP H06342914A JP 5154281 A JP5154281 A JP 5154281A JP 15428193 A JP15428193 A JP 15428193A JP H06342914 A JPH06342914 A JP H06342914A
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- Japan
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- polycrystalline silicon
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- gate
- oxide film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
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- Y10S148/00—Metal treatment
- Y10S148/126—Power FETs
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 Ｐ型多結晶シリコンのゲート電極を有する縦
型電界効果トランジスタにおいて、ゲートしきい値電圧
の低下、バラツキを小さくし、かつ信頼性を向上させた
半導体装置の製造方法を提供すること。 【構成】 Ｐ型半導体基板１の表面にＮ型ベース領域
３、さらにＮ型ベース領域３内にＰ型ソース領域４を有
し、Ｐ型ソース領域間にゲート酸化膜５を有し、この上
にＰ型の多結晶シリコンにて形成されたゲート電極６を
有し、Ｎ型ベース領域３、Ｐ型ソース領域４を一端子と
し、Ｐ型半導体基板１の下部を他端子とする縦型電界効
果トランジスタにおいて、ゲート酸化膜５を形成する工
程と、多結晶シリコンを成長させる工程と、この多結晶
シリコン成長後ウェーハ全面にＮ型不純物をイオン注入
する工程と、イオン注入後１１００℃以上の熱処理工程
を含む。
型電界効果トランジスタにおいて、ゲートしきい値電圧
の低下、バラツキを小さくし、かつ信頼性を向上させた
半導体装置の製造方法を提供すること。 【構成】 Ｐ型半導体基板１の表面にＮ型ベース領域
３、さらにＮ型ベース領域３内にＰ型ソース領域４を有
し、Ｐ型ソース領域間にゲート酸化膜５を有し、この上
にＰ型の多結晶シリコンにて形成されたゲート電極６を
有し、Ｎ型ベース領域３、Ｐ型ソース領域４を一端子と
し、Ｐ型半導体基板１の下部を他端子とする縦型電界効
果トランジスタにおいて、ゲート酸化膜５を形成する工
程と、多結晶シリコンを成長させる工程と、この多結晶
シリコン成長後ウェーハ全面にＮ型不純物をイオン注入
する工程と、イオン注入後１１００℃以上の熱処理工程
を含む。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に、縦型ＭＯＳＦＥＴ半導体装置の製造方法に
関する。
関し、特に、縦型ＭＯＳＦＥＴ半導体装置の製造方法に
関する。
【０００２】
【従来の技術】図３はＰチャネル型縦型電界効果トラン
ジスタの構成を示す断面図である。
ジスタの構成を示す断面図である。
【０００３】図３において、Ｐチャネル型縦型電界効果
トランジスタはＰ+ 型半導体基板１の上にＰ型半導体層
２を有する基板を用い、この基板表面にＮ型のベース領
域３を有し、このＮ型ベース領域３内にＰ+ 型ソース領
域４を有し、このＰ+ 型ソース領域４からＮ型ベース領
域３、Ｐ型半導体層２、Ｎ型ベース領域３、Ｐ+ 型ソー
ス領域４の表面にわたってゲート酸化膜５を有し、この
ゲート酸化膜５の上に多結晶シリコン層で形成したゲー
ト電極６を有し、これをＰＳＧ（リン珪酸ガラス）等の
絶縁膜７で覆い、これにアルミ等の金属を被着してソー
ス電極８とし、基板１の下面にＮｉ等の金属を被着して
ドレイン電極９としている。通常これらのユニット（セ
ル）を数十〜数十万個同一チップ上に配列し、一つのデ
バイスを形成している。
トランジスタはＰ+ 型半導体基板１の上にＰ型半導体層
２を有する基板を用い、この基板表面にＮ型のベース領
域３を有し、このＮ型ベース領域３内にＰ+ 型ソース領
域４を有し、このＰ+ 型ソース領域４からＮ型ベース領
域３、Ｐ型半導体層２、Ｎ型ベース領域３、Ｐ+ 型ソー
ス領域４の表面にわたってゲート酸化膜５を有し、この
ゲート酸化膜５の上に多結晶シリコン層で形成したゲー
ト電極６を有し、これをＰＳＧ（リン珪酸ガラス）等の
絶縁膜７で覆い、これにアルミ等の金属を被着してソー
ス電極８とし、基板１の下面にＮｉ等の金属を被着して
ドレイン電極９としている。通常これらのユニット（セ
ル）を数十〜数十万個同一チップ上に配列し、一つのデ
バイスを形成している。
【０００４】図４（ａ）〜（ｄ）は図３に示したＰチャ
ネル型縦型電界効果トランジスタの従来の製造プロセス
を示す。
ネル型縦型電界効果トランジスタの従来の製造プロセス
を示す。
【０００５】まず、図４（ａ）に示すように、抵抗率が
０. ０１Ω−ｃｍ程度のＰ+ 型半導体基板１上に抵抗率
が０. ４〜４. ０Ω−ｃｍ、厚さが５〜３０μm 程度の
エピタキシャル層２を形成し、ウエル領域、フィールド
酸化膜領域を形成して後、厚さが３００〜１０００Åの
ゲート酸化膜５を形成する。
０. ０１Ω−ｃｍ程度のＰ+ 型半導体基板１上に抵抗率
が０. ４〜４. ０Ω−ｃｍ、厚さが５〜３０μm 程度の
エピタキシャル層２を形成し、ウエル領域、フィールド
酸化膜領域を形成して後、厚さが３００〜１０００Åの
ゲート酸化膜５を形成する。
【０００６】つぎに、図４（ｂ）に示すように、ノンド
ープの多結晶シリコン層６を５０００〜１００００ 程
度成長させる。
ープの多結晶シリコン層６を５０００〜１００００ 程
度成長させる。
【０００７】つぎに、図４（ｃ）に示すように、ホトリ
ソグラフィー技術を用いてこの多結晶シリコン層６をエ
ッチングし、イオン注入の際の突抜け防止のための酸化
膜１０を成長させた後、この多結晶シリコン層６をマス
クとしたセルフアラインにてリンイオンを１×１０13〜
１×１０14ｃｍ-2のドーズ量、加速電圧１２０ＫｅＶ程
度にてイオン注入を行い、その後１１４０℃、１００〜
４００分程度の熱処理を行いＮ型ベース領域３を形成
し、つぎに後工程で形成するソース電極４とのコンタク
ト性を向上させるため、このＮ型ベース領域３内の一部
（バックゲート部）１１にイオン注入を行う（この時多
結晶シリコン層６にはイオン注入はされない）。
ソグラフィー技術を用いてこの多結晶シリコン層６をエ
ッチングし、イオン注入の際の突抜け防止のための酸化
膜１０を成長させた後、この多結晶シリコン層６をマス
クとしたセルフアラインにてリンイオンを１×１０13〜
１×１０14ｃｍ-2のドーズ量、加速電圧１２０ＫｅＶ程
度にてイオン注入を行い、その後１１４０℃、１００〜
４００分程度の熱処理を行いＮ型ベース領域３を形成
し、つぎに後工程で形成するソース電極４とのコンタク
ト性を向上させるため、このＮ型ベース領域３内の一部
（バックゲート部）１１にイオン注入を行う（この時多
結晶シリコン層６にはイオン注入はされない）。
【０００８】つぎに、図４（ｄ）に示すように、ホトリ
ソグラフィー技術を用いて、バックゲート部１１を覆
い、ボロンイオンを５×１０15〜１×１０16ｃｍ-2のド
ーズ量、加速電圧５０ＫｅＶ程度にてイオン注入を行
い、レジスト除去後８５０〜９００℃の温度にて１０〜
６０分程度の熱処理を行う。この時Ｐ+ 型のソース領域
４が形成されるのは勿論であるが、同時に多結晶シリコ
ン層６もＰ+ 型となる。
ソグラフィー技術を用いて、バックゲート部１１を覆
い、ボロンイオンを５×１０15〜１×１０16ｃｍ-2のド
ーズ量、加速電圧５０ＫｅＶ程度にてイオン注入を行
い、レジスト除去後８５０〜９００℃の温度にて１０〜
６０分程度の熱処理を行う。この時Ｐ+ 型のソース領域
４が形成されるのは勿論であるが、同時に多結晶シリコ
ン層６もＰ+ 型となる。
【０００９】つぎに、図３に示したように、ＣＶＤ等に
て厚さが５０００〜１００００Å程度ＰＳＧ７等を成長
させ、ホトリソグラフィー技術を用いてコンタクト部を
開口 を被着してドレイン電極９としている。
て厚さが５０００〜１００００Å程度ＰＳＧ７等を成長
させ、ホトリソグラフィー技術を用いてコンタクト部を
開口 を被着してドレイン電極９としている。
【００１０】ところで、上記半導体装置の製造方法に際
し、特開平１−２６０８５６号では図５（ａ）に示すよ
うに、多結晶シリコン層６を成長させた後、まずボロン
をイオン注入し、その後リンをイオン注入して活性化を
行っている。
し、特開平１−２６０８５６号では図５（ａ）に示すよ
うに、多結晶シリコン層６を成長させた後、まずボロン
をイオン注入し、その後リンをイオン注入して活性化を
行っている。
【００１１】また特開平２−２９１１７４号では図５
（ｂ）に示すように、フィールド酸化膜１２を形成した
後まずリンをイオン注入し、パターニングした後ボロン
イオンを注入して多結晶シリコン層６をＰ型化してい
る。しかし、高温熱処理は行っていない。
（ｂ）に示すように、フィールド酸化膜１２を形成した
後まずリンをイオン注入し、パターニングした後ボロン
イオンを注入して多結晶シリコン層６をＰ型化してい
る。しかし、高温熱処理は行っていない。
【００１２】
【発明が解決しようとする課題】上述した従来の半導体
装置の製造方法では、ソース形成時のボロンのイオン注
入時の活性化において、注入したボロンが多結晶シリコ
ン層６からゲート酸化膜５へ拡散され、さらには、この
ゲート酸化膜５の突抜けによる初期的なゲートしきい値
電圧のバラツキや低下、あるいはボロンの突抜けによる
Ｐ型基板とゲート酸化膜との界面での界面準位の発生が
原因と考えられる信頼性の低下等の問題点があった。ま
た、上記の特開平１−２６０８５６号および特開平２−
２９１１７４号では、リンのイオン注入後に高温の熱処
理がないため、リンが充分拡散せず、ゲート酸化膜近傍
でのＮａやＫなどの可動イオンを捕獲する能力に乏し
く、信頼性上、量産上問題となる。
装置の製造方法では、ソース形成時のボロンのイオン注
入時の活性化において、注入したボロンが多結晶シリコ
ン層６からゲート酸化膜５へ拡散され、さらには、この
ゲート酸化膜５の突抜けによる初期的なゲートしきい値
電圧のバラツキや低下、あるいはボロンの突抜けによる
Ｐ型基板とゲート酸化膜との界面での界面準位の発生が
原因と考えられる信頼性の低下等の問題点があった。ま
た、上記の特開平１−２６０８５６号および特開平２−
２９１１７４号では、リンのイオン注入後に高温の熱処
理がないため、リンが充分拡散せず、ゲート酸化膜近傍
でのＮａやＫなどの可動イオンを捕獲する能力に乏し
く、信頼性上、量産上問題となる。
【００１３】本発明は上述の点にかんがみてなされたも
ので、Ｐ型多結晶シリコンのゲート電極を有する縦型電
界効果トランジスタにおいて、ゲートしきい値電圧の低
下、バラツキを小さくし、かつ信頼性を向上させた半導
体装置の製造方法を提供することを目的とする。
ので、Ｐ型多結晶シリコンのゲート電極を有する縦型電
界効果トランジスタにおいて、ゲートしきい値電圧の低
下、バラツキを小さくし、かつ信頼性を向上させた半導
体装置の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記課題を解決するた
め、本発明はＰ型半導体基板表面にＮ型ベース領域、さ
らにＮ型ベース領域内にＰ型ソース領域を有し、前記Ｐ
型ソース領域間にゲート絶縁膜を有し、この上にＰ型の
多結晶シリコンにて形成されたゲート電極を有し、前記
Ｎ型ベース領域、Ｐ型ソース領域を一端子とし、前記Ｐ
型半導体基板下部を一端子とする縦型電界効果トランジ
スタにおいて、前記ゲート絶縁膜を形成する工程と、多
結晶シリコンを成長させる工程と、この多結晶シリコン
成長後ウェーハ全面にＮ型不純物をイオン注入する工程
と、前記イオン注入後１１００℃以上の熱処理工程を含
むことを特徴とする。
め、本発明はＰ型半導体基板表面にＮ型ベース領域、さ
らにＮ型ベース領域内にＰ型ソース領域を有し、前記Ｐ
型ソース領域間にゲート絶縁膜を有し、この上にＰ型の
多結晶シリコンにて形成されたゲート電極を有し、前記
Ｎ型ベース領域、Ｐ型ソース領域を一端子とし、前記Ｐ
型半導体基板下部を一端子とする縦型電界効果トランジ
スタにおいて、前記ゲート絶縁膜を形成する工程と、多
結晶シリコンを成長させる工程と、この多結晶シリコン
成長後ウェーハ全面にＮ型不純物をイオン注入する工程
と、前記イオン注入後１１００℃以上の熱処理工程を含
むことを特徴とする。
【００１５】
【作用】成長後の多結晶シリコンにイオン注入されたＮ
型不純物が、多結晶シリコン中のボロンのゲート酸化膜
の突抜けを防止し、ゲートしきい値の初期的なバラツキ
や低下を防止する。
型不純物が、多結晶シリコン中のボロンのゲート酸化膜
の突抜けを防止し、ゲートしきい値の初期的なバラツキ
や低下を防止する。
【００１６】
【実施例】以下、本発明を図面に基づいて説明する。
【００１７】図１（ａ）〜（ｄ）は本発明による半導体
装置の製造方法のプロセスを示す。
装置の製造方法のプロセスを示す。
【００１８】図１（ａ）〜（ｄ）に示す実施例は本発明
の方法を図３に示したものと同様のＰチャネル型縦型電
界効果トランジスタに適用したものである。
の方法を図３に示したものと同様のＰチャネル型縦型電
界効果トランジスタに適用したものである。
【００１９】図１（ａ）に示すように、Ｐ型半導体基板
１上に成長させたＰ型半導体層２上に厚さが３００〜１
０００Åのゲート酸化膜５を形成し、その上にノンドー
プの多結晶シリコン層６を５０００〜１００００Å程度
成長させ、その上にイオン注入時の突抜け防止のため、
２００Å程度の薄い酸化膜１０を形成する。
１上に成長させたＰ型半導体層２上に厚さが３００〜１
０００Åのゲート酸化膜５を形成し、その上にノンドー
プの多結晶シリコン層６を５０００〜１００００Å程度
成長させ、その上にイオン注入時の突抜け防止のため、
２００Å程度の薄い酸化膜１０を形成する。
【００２０】次に、図１（ｂ）に示すように、この状態
でウェーハ全面にリンイオンを１×１０15ｃｍ-2のドー
ズ量、加速電圧８０ＫｅＶ程度にて注入する。
でウェーハ全面にリンイオンを１×１０15ｃｍ-2のドー
ズ量、加速電圧８０ＫｅＶ程度にて注入する。
【００２１】その後、図１（ｃ）に示すように、ホトリ
ソグラフィー技術を用い、多結晶シリコン層６をパター
ニングし、再び注入イオンの突抜け防止のための酸化膜
１０を形成し、多結晶シリコン層６をマスクとしたセル
フアラインにてリンイオンを５×１０13ｃｍ-2のドーズ
量、加速電圧１２０ＫｅＶにてイオン注入を行い、その
後１１４０℃、１８０分の熱処理を行ってＮ型ベース領
域３を形成する。図１（ｂ）でのイオン注入とＮ型ベー
ス領域形成時の熱処理とによって、リンは多結晶シリコ
ン層６中に充分拡散し（リンは基本的に酸化膜は突抜け
ない）、Ｎ型多結晶シリコンとなりゲート酸化膜５まで
達し、Ｎａなどの可動イオンに対するゲッター（捕獲）
効果が得られる。Ｎ型ベース領域３内のバックゲート部
１１の形成は従来と同一である。
ソグラフィー技術を用い、多結晶シリコン層６をパター
ニングし、再び注入イオンの突抜け防止のための酸化膜
１０を形成し、多結晶シリコン層６をマスクとしたセル
フアラインにてリンイオンを５×１０13ｃｍ-2のドーズ
量、加速電圧１２０ＫｅＶにてイオン注入を行い、その
後１１４０℃、１８０分の熱処理を行ってＮ型ベース領
域３を形成する。図１（ｂ）でのイオン注入とＮ型ベー
ス領域形成時の熱処理とによって、リンは多結晶シリコ
ン層６中に充分拡散し（リンは基本的に酸化膜は突抜け
ない）、Ｎ型多結晶シリコンとなりゲート酸化膜５まで
達し、Ｎａなどの可動イオンに対するゲッター（捕獲）
効果が得られる。Ｎ型ベース領域３内のバックゲート部
１１の形成は従来と同一である。
【００２２】次いで、図１（ｄ）に示すように、ホトリ
ソグラフィー技術を用いて、バックゲート部１１を覆
い、ボロンイオンを５×１０15ｃｍ-2のドーズ量、加速
電圧５０ＫｅＶ程度にてイオン注入を行い、レジスト除
去後９００℃、３０分程度の熱処理を行う。この時Ｐ+
型のソース領域４が形成されると同時にイオン注入前ま
ではＮ型の多結晶シリコンがＰ+ 型多結晶シリコンとな
る。
ソグラフィー技術を用いて、バックゲート部１１を覆
い、ボロンイオンを５×１０15ｃｍ-2のドーズ量、加速
電圧５０ＫｅＶ程度にてイオン注入を行い、レジスト除
去後９００℃、３０分程度の熱処理を行う。この時Ｐ+
型のソース領域４が形成されると同時にイオン注入前ま
ではＮ型の多結晶シリコンがＰ+ 型多結晶シリコンとな
る。
【００２３】図２は本発明による半導体装置の製造方法
の第２実施例の一部プロセスを示す断面図である。
の第２実施例の一部プロセスを示す断面図である。
【００２４】図１（ｂ）では多結晶シリコン層６へのイ
オン注入のイオン種がリンであったが、図２の実施例で
はリンの代わりに同じＮ型不純物であるＡｓが用いら
れ、同様の効果が得られる。
オン注入のイオン種がリンであったが、図２の実施例で
はリンの代わりに同じＮ型不純物であるＡｓが用いら
れ、同様の効果が得られる。
【００２５】図６（ａ）および（ｂ）は本発明の製造方
法と従来の製造方法を効果について比較したものであ
る。
法と従来の製造方法を効果について比較したものであ
る。
【００２６】図６（ａ）は縦型電界効果トランジスタの
ゲートしきい値電圧のソースボロン押し込み時間への依
存性を示すグラフであり、縦軸にゲートしきい値電圧
（ｖ）を、横軸にソースボロン押し込み時間（分）を示
す。このグラフから、従来の製造方法では押し込み時間
６０分にてゲートしきい値電圧の低下が著しいのに対
し、本発明の製造方法ではそれほど低下していないこと
が分かる。
ゲートしきい値電圧のソースボロン押し込み時間への依
存性を示すグラフであり、縦軸にゲートしきい値電圧
（ｖ）を、横軸にソースボロン押し込み時間（分）を示
す。このグラフから、従来の製造方法では押し込み時間
６０分にてゲートしきい値電圧の低下が著しいのに対
し、本発明の製造方法ではそれほど低下していないこと
が分かる。
【００２７】図６（ｂ）は縦型電界効果トランジスタの
ゲートＢＴ（バイアス−温度）試験前後のゲートしきい
値電圧および順方向アドミッタンスの変化率と、Ｎ型不
純物のドーズ量の依存性を示すグラフであり、縦軸にゲ
ートしきい値電圧変動率（％）および順方向アドミッタ
ンス変動率（％）を、横軸にＰ+ イオンドーズ量を示し
ている。なお、図６（ｂ）中の線Ａはゲートしきい値電
圧変動率を示し、線Ｂは順方向アドミッタンス変動率を
示す。このグラフから従来の製造方法ではゲートしきい
値電圧変動率が＋６．３％であるのに対し、本発明の方
法では＋２．８％と改善されていることが分かる。ま
た、順方向アドミッタンスは従来の製造方法では−６．
３％の変動率に対し、本発明の製造方法では−０．５％
である（いずれも５×１０14ｃｍ-2のリンをイオン注入
した場合）ことが分かる。
ゲートＢＴ（バイアス−温度）試験前後のゲートしきい
値電圧および順方向アドミッタンスの変化率と、Ｎ型不
純物のドーズ量の依存性を示すグラフであり、縦軸にゲ
ートしきい値電圧変動率（％）および順方向アドミッタ
ンス変動率（％）を、横軸にＰ+ イオンドーズ量を示し
ている。なお、図６（ｂ）中の線Ａはゲートしきい値電
圧変動率を示し、線Ｂは順方向アドミッタンス変動率を
示す。このグラフから従来の製造方法ではゲートしきい
値電圧変動率が＋６．３％であるのに対し、本発明の方
法では＋２．８％と改善されていることが分かる。ま
た、順方向アドミッタンスは従来の製造方法では−６．
３％の変動率に対し、本発明の製造方法では−０．５％
である（いずれも５×１０14ｃｍ-2のリンをイオン注入
した場合）ことが分かる。
【００２８】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、多結晶シリコン成長後Ｎ型不純
物をイオン注入し、強い熱処理を行うことにより、多結
晶シリコン中からのボロンの突抜けを防止することで、
ゲートしきい値電圧の初期的なバラツキや低下を防止で
きる。それにより、量産性にすぐれ、また、突抜けに起
因する界面準位の発生による信頼性の低下を防止でき、
さらにＮａ等の可動イオンに対するゲッター（捕獲）効
果を最大限に活用でき、その不安定性を排除できる効果
がある。
置の製造方法によれば、多結晶シリコン成長後Ｎ型不純
物をイオン注入し、強い熱処理を行うことにより、多結
晶シリコン中からのボロンの突抜けを防止することで、
ゲートしきい値電圧の初期的なバラツキや低下を防止で
きる。それにより、量産性にすぐれ、また、突抜けに起
因する界面準位の発生による信頼性の低下を防止でき、
さらにＮａ等の可動イオンに対するゲッター（捕獲）効
果を最大限に活用でき、その不安定性を排除できる効果
がある。
【図１】（ａ）〜（ｄ）は本発明による半導体装置の製
造方法のプロセスを示す。
造方法のプロセスを示す。
【図２】本発明による半導体装置の製造方法の第２実施
例の一部プロセスを示す。
例の一部プロセスを示す。
【図３】Ｐチャネル型縦型電界効果トランジスタの構成
を示す断面図である。
を示す断面図である。
【図４】（ａ）〜（ｄ）は従来のＰチャネル型縦型電界
効果トランジスタの製造プロセスを示す。
効果トランジスタの製造プロセスを示す。
【図５】（ａ）および（ｂ）は従来の半導体製造方法の
一部を示す。
一部を示す。
【図６】（ａ）および（ｂ）は本発明の製造方法と従来
の製造方法の効果の比較図である。
の製造方法の効果の比較図である。
１ Ｐ+ 型半導体基板 ２ Ｐ型半導体層 ３ Ｎ型ベース領域 ４ Ｐ+ 型ソース領域 ５ ゲート酸化膜 ６ 多結晶シリコン層（ゲート電極） ７ ＰＳＧ ８ ソース電極 ９ ドレイン電極 １０ 酸化膜 １１ バックゲート部 １２ フィールド酸化膜
【手続補正書】
【提出日】平成５年１２月３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【請求頂３】 イオン注入のイオン種がＡＳである請求
項１に記載の製造方法。
項１に記載の製造方法。
Claims (1)
- 【請求項１】 Ｐ型半導体基板表面にＮ型ベース領域、
さらにＮ型ベース領域内にＰ型ソース領域を有し、前記
Ｐ型ソース領域間にゲート絶縁膜を有し、この上にＰ型
の多結晶シリコン層にて形成されたゲート電極を有し、
前記Ｎ型ベース領域、Ｐ型ソース領域を一端子とし、前
記Ｐ型半導体基板下部を一端子とする縦型電界効果トラ
ンジスタの製造方法において、 前記ゲート絶縁膜を形成する工程と、多結晶シリコン層
を成長させる工程と、該多結晶シリコン層成長後ウェー
ハ全面にＮ型不純物をイオン注入する工程と、前記イオ
ン注入後１１００℃以上の熱処理工程とを含むことを特
徴とする縦型電界効果トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5154281A JPH06342914A (ja) | 1993-06-01 | 1993-06-01 | 半導体装置の製造方法 |
| US08/252,426 US5508217A (en) | 1993-06-01 | 1994-06-01 | Method of manufacturing a vertical field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5154281A JPH06342914A (ja) | 1993-06-01 | 1993-06-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06342914A true JPH06342914A (ja) | 1994-12-13 |
Family
ID=15580729
Family Applications (1)
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Patent Citations (2)
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Also Published As
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