JPH0697460A

JPH0697460A - 多機能半導体デバイス

Info

Publication number: JPH0697460A
Application number: JP15456993A
Authority: JP
Inventors: Herbert Goronkin; ハーバート・ゴロンキン; Shen Jun; ジュン・シェン; Saied Tehrani; サイード・テラーニ; X Theodore Zhu; エックス・セオドア・ズー
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1992-06-16
Filing date: 1993-06-02
Publication date: 1994-04-08

Abstract

(57)【要約】【目的】ゲート電極１７の下に２個の垂直積層チャネ
ル１２，１４を有する多機能半導体デバイスが提供され
る。【構成】チャネル１２，１４はワイド・バンドギャッ
プ・バッファ層１１の上に形成されており、チャネル１
２，１４はそれぞれソース電極２１，２２およびドレイ
ン電極２３，２４に結合されており、これらの電極はゲ
ート電極１７をはさんで両側に対置する形で形成されて
いる。いちばん上部のチャネル１４は、ワイド・バンド
ギャップ半導体材料のキャップ層１６によってゲート電
極１７から分離されている。チャネル１２，１４は障壁
層１３によって互いに分離されており、各チャネルのバ
ンドギャップ・エネルギーよりも大きなバンドギャップ
・エネルギーを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般に半導体デバイスに
関し、具体的には複数の垂直整合チャネルを有する電解
効果トランジスタに関する。

【０００２】

【従来の技術】化合物半導体ベースのヘテロ構造デバイ
スは、シリコン・デバイスに比べて速度および電力に関
して重要な有利性をもたらすものと予想される。化合物
半導体ベースのＨＦＥＴ設計の大半は、化合物半導体材
料を用いたシリコン・ベース構造をほとんどコピーする
ことを目指している。この方式の一つの欠点は、化合物
半導体材料の有利な特性を充分に生かしきれておらず、
シリコン・ベースのものに比して、デバイスの最小形状
も改良されていないことである。その結果、ガリウム砒
素デバイスはシリコン・ベース・デバイスに比べて余り
小型化しておらず、従来のＣＭＯＳ技術に対してコスト
競争力がない。化合物半導体材料を用いた真に小型で高
性能の相補的ヘテロ接合電解効果トランジスタ構造が必
要とされている。

【０００３】

【発明が解決しようとする課題】従来の２進論理回路は
１個の出力を有するトランジスタをベースにしている。
基本的機能および複雑な機能を実行する回路を提供する
には、多くのトランジスタを相互接続しなければならな
い。各論理機能に対して相当数のトランジスタが必要な
ため、集積回路のコストが増大する。また多くのトラン
ジスタを相互接続するのは複雑で時間がかかり、論理回
路の費用をいっそう増大させる。複数の出力を提供し、
付加する構成要素の数を減らしても複雑な機能を実行で
きる半導体デバイスが必要とされている。

【０００４】

【課題を解決するための手段】要約すると、本発明の利
点はゲート電極の下に２個の垂直積層チャネルを有する
多機能半導体デバイスによって達成する。このチャネル
はワイド・バンドギャップ・バッファ層の上に形成さ
れ、各チャネルはソース電極およびドレイン電極に結合
されており、これら電極はゲート電極をはさんで両側に
対置する形で形成される。いちばん上部のチャネルはワ
イド・バンドギャップ半導体材料のキャップ層によっ
て、ゲート電極から分離されて隔てられている。チャネ
ルは、各チャネルのバンドギャップ・エネルギーよりも
大きなバンドギャップ・エネルギーを持つ障壁層によっ
て、互いに分離されている。

【０００５】

【実施例】量子井戸電解効果トランジスタの設計におけ
る主要な問題点は、ゲート電極の下部のチャネル領域の
構造である。このチャネル領域の性能がデバイス全体の
性能をほぼ決定する。図１は、本発明に基づく多機能半
導体デバイスのチャネル領域の断面図をごく単純化して
示したものである。図１に示すすべての材料層をはじ
め、結果として生じる本発明の実施例は実質的に単結晶
エピタキシャル生長層である。このために各エピタキシ
ャル層は、基調となる基板と結晶学的に適合性のある材
料によって構成される必要がある。そのため、個々の実
施例に関して後述する電子材料の制約のほかに、材料の
選択は水晶の特性によっても制限されることに注意され
たい。本発明のエピタキシャル層は、有機金属気相成長
法（ＭＯＣＶＤ），分子線エピタキシ（ＭＢＥ）または
原子層エピタキシ（ＡＬＥ）などによって生長させても
よい。

【０００６】本発明は２個のＮチャネルおよび２個の出
力を有する多機能デバイスに即して説明しているが、若
干変形を施せば多数の出力を備えられることを理解され
たい。これらの変形は当業者には容易に理解されるもの
であり、本発明の範囲内に包含されることを意図してい
る。

【０００７】図１に示す実施例は、半導体結晶基板また
は半絶縁結晶基板１０の上に形成されたワイド・バンド
ギャップ・バッファ層１１によって構成され、この結晶
基板１０は積層半導体構造を形成するのに適している。
バッファ層１１はアンチモン・アルミニウム（ＡＬＳ
ｂ）などの材料によって構成される。他のワイド・バン
ドギャップ材料も知られており、化合物半導体デバイス
内で使用されているが、好適実施例では、各上載せ層で
使用する他の材料との適合性を確保するために、ＡＬＳ
ｂが望ましい。第１の量子井戸チャネル１２はバッファ
層１１の一部の上に形成される。好適実施例では、チャ
ネル１２はインジウムひ素（ＩｎＡｓ）によって構成さ
れ、厚さはおよそ１０〜１５ナノメータである。

【０００８】チャネル１２は、所定の厚さを有する障壁
領域１３によって被覆され、これはワイド・バンドギャ
ップＡＬＳｂを有する材料によって構成される。好適実
施例では、障壁領域１３は約３〜１０ナノメータの厚さ
である。第２の量子井戸チャネル１４は約５〜１０ナノ
メータの厚さで、障壁領域１３の少なくとも一部を被覆
しており、好適実施例ではＩｎＡｓなど、第１チャネル
１２に使用されるものと同じ材料成分によって構成され
る。キャップ層１６はチャネル１４の上に形成される。
キャップ層１６は、ＡＬＳｂなどワイド・バンドギャッ
プ材料によって構成され、厚さは約３０ナノメータであ
るが、他のワイド・バンドギャップ材料を使用してもよ
い。

【０００９】ゲート電極１７はキャップ層１６の一部の
上に形成され、キャップ層１６に対してショットキー接
点を作る。好適実施例では、チャネル１２，１４は実質
的にドーピングされていない。Ｎ形電荷担体（自由電
子）が、変調ドーピングなど周知のドーピング技術を用
いて、チャネル１２，１４に提供される。電極２１，２
４はゲート電極１７をはさんで両側に対置する形で形成
され、チャネル１２に対してソース電極またはドレイン
電極の働きをすることができる。電極２２，２３はゲー
ト電極１７をはさんで両側に対置する形で形成され、チ
ャネル１４に対してソース電極またはドレイン電極の働
きをすることができる。電極２１〜２４は表面部分２１
ａ〜２４ａによって構成され、この表面部分は導電率が
高く、デバイスを、外部回路もしくは集積回路（図示せ
ず）に相互接続するのに用いる。電極２１〜２４はまた
拡散部分２１ｂ〜２４ｂによって構成され、この拡散部
分は、チャネル１２，１４に対して低抵抗結合を提供す
る。

【００１０】図２に破線で示すように、チャネル１４は
第１量子化電子状態（「基底状態」ともいう）Ｅ_e14 を
有しており、これはチャネル１２の伝導帯エネルギーＥ
_c より若干上に位置している。Ｅ_e14 の値はチャネル１
４の厚さによって決定する。Ｅ_e14 はチャネル１４内の
電子の最小エネルギーである。同様に、チャネル１２は
第１量子化電子状態Ｅ_e12 を有し、これはチャネル１２
内の電子の最小エネルギーである。Ｅ_e12 はチャネル１
２の厚さによって変化する。チャネル１２が厚さを増す
につれて、Ｅ_e12 はＥ_c から次第にかい離する。同様に
チャネル１４の厚さが増すと、Ｅ_e14 はＥ_c から次第に
かい離する。チャネル１２はチャネル１４より厚さがあ
るので、チャネル１２，１４が共に同一材料の成分によ
って構成される場合でも、Ｅ_e14 はＥ_e12 よりも大きく
なる。好適実施例で指定する具体的な寸法および厚さは
例示目的のためのものである。この構造は、ゲートに順
方向バイアスをかけたときに、障壁１３，１６の上部に
おいて、Ｅ_e12 からゲートへの熱電子対注入が実質的に
ないことを確保するように設計しなければならない。実
際には、層の厚さは指定したものと異なってもよいが、
必ずＥ_e14 とＥ_e12とのサがｋＴよりも大幅に大きくな
るように寸法を選ぶべきできであり、ここでｋはボルツ
マン定数を、Ｔはケルビン温度を表す。順方向ゲート・
バイアスは漏れ電流によって制限される。

【００１１】第１構成では、障壁領域１３の厚さは、Ｅ
_e14 がＥ_e12 と等しくない場合は常に（以下これを非共
鳴状態という）、チャネル１２と１４との間の電荷移動
を防ぐように選択する。好適実施例では、チャネル１２
の厚さは、ゲート電極１７にゼロ・バイアスをかける
と、Ｅ_e12 ＜Ｅ_F （この構造のフェルミ・エネルギー）
となるように選択する。この関係によって結果として、
チャネル１２は電荷担体で埋められるか、またはゼロ・
ゲート・バイアスで「オン」になる。チャネル１４の厚
さは、Ｅ_e14 ＞Ｅ_F となるように選択する。そのためチ
ャネル１４はゼロ・ゲート・バイアスで「オフ」にな
る。

【００１２】これと正反対の関係も、ゲート電極１７に
ゼロ・バイアスをかけるとＥ_e12 ＞Ｅ_F となるようにチ
ャネル１２の厚さを選択すれば、簡単に達成できる。こ
の第２の構成では、チャネル１２はゼロ・ゲート・バイ
アスで「オフ」になる。チャネル１４の厚さは、Ｅ_e14
＜Ｅ_F となるように増加でき、この場合、チャネル１４
はゼロ・ゲート・バイアスで「オン」になる。以下、チ
ャネル１４が通常オフで、チャネル１２が通常オンにな
っている構造を有する第１構成に即して、多機能半導体
デバイスの動作を説明する。本発明に基づく多機能デバ
イスは、バイアス電圧の極性を反転すれば、第２構成で
も動作する。

【００１３】図３は、正バイアス電圧をかけたことによ
る、図２に示すエネルギー帯の関係への影響を示したも
のである。ゲート・バイアスはＥ_e12 に連動してＥ_e14
を下げる。図３はＥ_e14 ＝Ｅ_e12 の場合の共鳴状態を示
す。共鳴ゲート・バイアスのとき、チャネル１２の電荷
は障壁１３をトンネルして、チャネル１４をオンにす
る。ゲート・バイアスがＥ_e14 ＜Ｅ_e12 の点へと増大し
ていくにつれ、Ｅ_e14 およびＥ_e12 は整合しなくなり、
チャネル１４はオンのままであるが、チャネル１２はオ
フになる。ゲート・バイアスが下がってＥ_e14 ＞Ｅ_e12
になると、プロセスは逆転する。

【００１４】図４は、本発明に基づく１個の多機能トラ
ンジスタで構成される複数出力スイッチを示す。ソース
電極２１，２２はともに短絡している。ゲート電極１７
は入力の働きをし、ドレイン電極２４は第１出力の働
き、ドレイン電極２３は第２出力の働きをする。動作
中、チャネル１２に相当する電解効果トランジスタ（Ｆ
ＥＴ）２７は、ゼロ・ゲート・バイアスがゲート電極１
７にかけられるとオンになり、ソース２１〜２２をドレ
イン電極２４と結合する。ゼロ・ゲート・バイアスで
は、チャネル１４に相当するＦＥＴ２６はオフになる。

【００１５】信号がゲート電極１７に印加されると、ゲ
ート・バイアスが増加してＦＥＴ２７がオフになる。チ
ャネル１２内の電荷はチャネル１４に移動し、ＦＥＴ２
６がオンになり、ソース２１〜２２の信号をドレイン電
極２３に結合する。このため、好適実施例では１個のト
ランジスタのスペースおよび電力しか必要としないが、
単極双投スイッチの働きをする。また高移動度ＩｎＡｓ
を用いた１個の多機能デバイスで構成される複数出力ス
イッチは必要電力が大幅に減少し、従来のトランジスタ
設計で可能な速度よりも速い速度で動作する。したがっ
て、差動増幅器の速度電力積は、従来のトランジスタ設
計で可能な水準より低い１６の因数である。

【００１６】同様の実施例で、チャネル１４はゼロ・ゲ
ート・バイアスで導通状態になるように設計される。こ
の場合、チャネル１４は前述のようにチャネル１２より
も広くなっている。ソース電極２１は選択的に排除され
るか、または外部回路から単に切り離されている。チャ
ネル１２，１４および障壁１３は、ゲートの空乏層がチ
ャネル１４をピンチ・オフする場合に、チャネル１２と
１４のソース端部のエネルギー帯が整合し、電荷がソー
ス電極２２からチャネル１４を通ってチャネル１２に移
動するように設計される。このため、ソース電極２２は
ドレイン電極２３またはドレイン電極２４に対して選択
的に結合されている。この実施例では、チャネル１２
は、２つのチャネル内の電流を等価にするために、チャ
ネル１４よりも大きなドレイン電圧を必要とする場合が
ある。これは、各種の抵抗を有する負荷、すなわち、チ
ャネル１２に用いられている低抵抗の負荷を使用するこ
とによって、単一電圧で容易に達成できる。

【００１７】ここにおいて、性能が改良された多機能半
導体デバイスが提供されることが認められよう。本発明
に基づく多機能デバイスは、優れた材料をＨＦＥＴ技術
に最適に使用できるようにするとともに、高いパッキン
グ密度を得るための効果的な形状を可能にする。この結
合は、以前よりも少ないデバイス、簡単な回路で新しい
機能を実行できるようにする。

【図面の簡単な説明】

【図１】本発明に基づく多機能半導体デバイスの一部の
断面図をごく単純化して示す。

【図２】バイアスを加えていない図１の構造のバンド・
ダイアグラム（band diagram）を示す。

【図３】ゲート・バイアスを加えた図１の構造のバンド
・ダイアグラムを示す。

【図４】本発明に基づく複数出力スイッチの概略図を単
純化して示す。

【符号の説明】

１０結晶基板１１ワイド・バンドギャップ・バッファ層１２，１４チャネル１３，１６障壁１７ゲート電極１７２１，２２ソース電極２３，２４ドレイン電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジュン・シェンアメリカ合衆国アリゾナ州フェニックス、エス・トゥエンティフィフス・プレイス 14654 (72)発明者サイード・テラーニアメリカ合衆国アリゾナ州スコッツデイル、イー・サン・アルフレド・ドライブ 8602 (72)発明者エックス・セオドア・ズーアメリカ合衆国アリゾナ州チャンドラー、エヌ・コングレス・ドライブ1351

Claims

【特許請求の範囲】

【請求項１】多機能半導体デバイスであって、前記デ
バイスは：上部表面を有する多層半導体基板；前記上部
表面の上に形成されたゲート電極（１７）；前記ゲート
電極（１７）の下に分離されて隔てられている第１チャ
ネル（１４）；前記第１チャネル（１４）に結合された
第１ソース電極（２２）；前記第１チャネル（１４）に
結合された第１ドレイン電極であって、前記第１ドレイ
ン電極（２３）および前記第１ソース電極（２２）は前
記ゲート電極（１７）をはさんで両側に対置する形で形
成されており、また前記第１チャネル（１４）は伝導帯
エネルギーＥ_C を持つ材料によって構成される第１ドレ
イン電極；前記第１チャネル（１４）の下の障壁領域
（１３）であって、前記障壁領域（１３）は、前記第１
チャネル（１４）よりも大きなバンドギャップ・エネル
ギーを持つ材料によって構成される障壁領域（１３）；
前記障壁層（１３）の下にあって、前記障壁層１３によ
って前記第１チャネル（１４）から分離されて隔てられ
た第２チャネル（１２）；前記第２チャネル（１２）に
結合された第２ソース電極（２１）；および前記第２チ
ャネル（１２）に結合された第２ドレイン電極（２４）
であって、前記第２ドレイン電極（２４）および前記第
２ソース電極（２１）は前記ゲート電極（１７）をはさ
んで両側に対置する形で形成されており、また前記第２
チャネルは、前記第１チャネル（１４）がエネルギーＥ
_e1を持つ第１量子化電子状態を有し、前記第２チャネル
（１２）がエネルギーＥ_e2を持つ第１量子化電子状態を
有して、前記ゲート電極にゼロ・バイアスがかけられる
と、Ｅ_e1＞Ｅ_e2となるような伝導帯エネルギーＥ_cを持
つ材料によって構成される前記第２チャネル（１４）に
結合された第２ドレイン電極（２４）；によって構成さ
れることを特徴とする多機能半導体デバイス。
【請求項２】前記ゲート電極（１７）に所定の正バイ
アスがかけられる場合に、Ｅ_e1＜Ｅ_e2になることを特徴
とする請求項１記載の多機能半導体デバイス。
【請求項３】前記ゲート電極（１７）に所定の正バイ
アスがかけられる場合に、Ｅ_e1＝Ｅ_e2になることを特徴
とする請求項１記載の多機能半導体デバイス。
【請求項４】多機能半導体デバイスであって、前記デ
バイスは：積層半導体デバイスをその上に形成できる基
板（１０）；前記基板（１０）を被覆するワイド・バン
ドギャップ・バッファ層（１１）；前記バッファ層（１
１）の一部の上に形成された第１材料成分の第１チャネ
ル領域（１２）であって、前記第１材料成分は伝導帯エ
ネルギーＥ_c _、持つ第１チャネル領域（１２）；前記第
１チャネル（１２）を被覆する第２材料成分の障壁領域
（１３）であって、前記第２材料成分は前記第１材料成
分よりも大きなバンドギャップ・エネルギーを持つ障壁
領域（１３）；前記障壁領域（１３）を被覆する前記第
１材料成分の第２チャネル領域（１４）；前記第２チャ
ネルを被覆するワイド・バンドギャップ・キャップ層
（１６）；前記第１および第２チャネル（１２，１４）
の上に形成され、前記第２チャネル（１４）から前記キ
ャップ層（１６）によって分離されて隔てられているゲ
ート電極（１７）であって、前記第１および第２チャネ
ル（１２，１４）はそれぞれ前記ゲート電極（１７）の
一方の側に第１端部を有し、前記ゲート電極（１７）の
もう一方の側に第２端部を有するゲート電極（１７）；
前記第１チャネル（１２）の前記第１端部に結合された
第１ソース電極（２１）；前記第１チャネル（１２）の
前記第２端部に結合された第１ドレイン電極（２４）；
前記第２チャネル（１４）の前記第１端部に結合された
第２ソース電極（２２）；および前記第２チャネル（１
４）の前記第２端部に結合された第２ドレイン電極（２
３）であって、前記第１チャネルはエネルギーＥ_e1を持
つ第１量子化電子状態を有し、前記第２チャネルはエネ
ルギーＥ_e2を持つ第１量子化電子状態を有して、ゼロ・
バイアスが前記ゲート電極にかけられると、Ｅ_e2＞Ｅ_e1
となることを特徴とする前記第２チャネル（１４）の前
記第２端部に結合された第２ドレイン電極（２３）；に
よって構成されることを特徴とする多機能半導体デバイ
ス。