JPH0558580B2 - - Google Patents
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- JPH0558580B2 JPH0558580B2 JP60152902A JP15290285A JPH0558580B2 JP H0558580 B2 JPH0558580 B2 JP H0558580B2 JP 60152902 A JP60152902 A JP 60152902A JP 15290285 A JP15290285 A JP 15290285A JP H0558580 B2 JPH0558580 B2 JP H0558580B2
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- semiconductor layer
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/83—FETs having PN junction gate electrodes
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/82—Heterojunctions
- H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
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- H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/01—Manufacture or treatment
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- H10D86/01—Manufacture or treatment
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、化合物半導体多層集積回路に関す
る。
る。
（従来の技術）
近年GaAsなどの化合物半導体を用いた集積回
路（IC）を研究開発が活発に行なわれている。
この理由は、例えばGaAsの場合、通常ICに用い
られるSiに比べて電子移動度が５倍程度大きく、
より高速のICを実現できるからである。GaAsを
用いたメモリICは1984年IEEE GaAs ICシンポ
ジウムダイジエスト第121頁から第124頁に発表さ
れている。このメモリICの容量は16キロビツト
である。そのチツプ寸法は7.2mm×6.2mm程度で、
アクセス時間2nsが実現されている。
路（IC）を研究開発が活発に行なわれている。
この理由は、例えばGaAsの場合、通常ICに用い
られるSiに比べて電子移動度が５倍程度大きく、
より高速のICを実現できるからである。GaAsを
用いたメモリICは1984年IEEE GaAs ICシンポ
ジウムダイジエスト第121頁から第124頁に発表さ
れている。このメモリICの容量は16キロビツト
である。そのチツプ寸法は7.2mm×6.2mm程度で、
アクセス時間2nsが実現されている。
（発明が解決しようとする問題点）
通常コンピユータ等のメモリに用いるためには
64キロビツトから１メガビツト級の集積度が必要
である。しかしながら、従来のGaAs ICは前述
したように16キロビツトで、チツプ寸法は既に
7.2mm×6.2mm程度に達しており、通常半導体ICと
して歩留りを考慮した場合のチツプ寸法の限界で
ある１cm×１cmに寸法に近づいている。さらに
GaAs ICで通常用いられている電界効果トラン
ジスタは、バイポーラトランジスタと異なり電流
駆動能力が低いから、寄生容量の介在を極力避け
る必要がある。そこで、GaAs ICでは、配線長
をできる限り短くしないとGaAs本来の高性能を
発揮できない。従つて、GaAs ICにおいては集
積度を上げることと、配線長を短くすることとを
同時に実現して行かなければならない。
64キロビツトから１メガビツト級の集積度が必要
である。しかしながら、従来のGaAs ICは前述
したように16キロビツトで、チツプ寸法は既に
7.2mm×6.2mm程度に達しており、通常半導体ICと
して歩留りを考慮した場合のチツプ寸法の限界で
ある１cm×１cmに寸法に近づいている。さらに
GaAs ICで通常用いられている電界効果トラン
ジスタは、バイポーラトランジスタと異なり電流
駆動能力が低いから、寄生容量の介在を極力避け
る必要がある。そこで、GaAs ICでは、配線長
をできる限り短くしないとGaAs本来の高性能を
発揮できない。従つて、GaAs ICにおいては集
積度を上げることと、配線長を短くすることとを
同時に実現して行かなければならない。
集積度を上げてかつ配線長を短くするために３
次元ICの構想があり、Si ICではすでに実現され
ている。しかしながら、Si ICの場合、Siを用い
て高抵抗層を実現できないという大きな欠点があ
るから、Si3次元ICでは、電子層間の絶縁膜とし
てSiO2のような非晶質誘電体を用い、この誘電
体上に再び単結晶Siを成長させなければならず、
この点が技術的な難点となつており、高性能化が
阻まれている。
次元ICの構想があり、Si ICではすでに実現され
ている。しかしながら、Si ICの場合、Siを用い
て高抵抗層を実現できないという大きな欠点があ
るから、Si3次元ICでは、電子層間の絶縁膜とし
てSiO2のような非晶質誘電体を用い、この誘電
体上に再び単結晶Siを成長させなければならず、
この点が技術的な難点となつており、高性能化が
阻まれている。
一方化合物半導体においては、比較的簡単に単
結晶高抵抗層を実現できるから、互いに独立した
多層の電位チヤンネルを基板表面に平行して設け
ることは容易である。しかしながら、多層の電子
チヤンネル層を各々独立に制御するためには制御
電極が個別に必要となるが、従来は制御電極を半
導体層中に設けることができなかつた。そこで、
従来のGaAs ICの３次元構造では、第６図に断
面図で示すように、エツチングにより各導電層を
面出し、この部分にゲート電極を設けることによ
り各導電層を制御していた。しかしながら、この
従来の構造では実質的に集積規模が大きくならず
３次元ICとしての特徴が活かされていなかつた。
結晶高抵抗層を実現できるから、互いに独立した
多層の電位チヤンネルを基板表面に平行して設け
ることは容易である。しかしながら、多層の電子
チヤンネル層を各々独立に制御するためには制御
電極が個別に必要となるが、従来は制御電極を半
導体層中に設けることができなかつた。そこで、
従来のGaAs ICの３次元構造では、第６図に断
面図で示すように、エツチングにより各導電層を
面出し、この部分にゲート電極を設けることによ
り各導電層を制御していた。しかしながら、この
従来の構造では実質的に集積規模が大きくならず
３次元ICとしての特徴が活かされていなかつた。
そこで、本発明の目的は、上記の従来の化合物
半導体ICの欠点を除去し、集積度が高く、配線
長が短い化合物半導体多層集積回路の提供にあ
る。
半導体ICの欠点を除去し、集積度が高く、配線
長が短い化合物半導体多層集積回路の提供にあ
る。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供す
る化合物半導体多層集積回路は、半絶縁性化合物
半導体基板上に、ｐ型半導体層、第１のｎ型半導
体層及びノンドープ半導体層からなる個別導電層
が設けてあり、第２のｎ型半導体層が半導体基板
の表面に設けてあり、前記第１のｎ型半導体層中
を流れる電子を制御する第１のバイアス電圧が印
加される第１の電極が前記ｐ型半導体層に接続し
てあり、前記第２のｎ型半導体層中を流れる電子
を制御する第２のバイアス電圧が印加される第２
の電極が前記第２のｎ型半導体層表面に設けてあ
ることを特徴とする。
る化合物半導体多層集積回路は、半絶縁性化合物
半導体基板上に、ｐ型半導体層、第１のｎ型半導
体層及びノンドープ半導体層からなる個別導電層
が設けてあり、第２のｎ型半導体層が半導体基板
の表面に設けてあり、前記第１のｎ型半導体層中
を流れる電子を制御する第１のバイアス電圧が印
加される第１の電極が前記ｐ型半導体層に接続し
てあり、前記第２のｎ型半導体層中を流れる電子
を制御する第２のバイアス電圧が印加される第２
の電極が前記第２のｎ型半導体層表面に設けてあ
ることを特徴とする。
（作用）
第１図は本発明の化合物半導体層ICの原理的
な構造を示す断面図である。
な構造を示す断面図である。
本図の構造では、半絶縁性GaAs基板７の上
に、p+型GaAs層６、ｎ型GaAs層５、ノンドー
プGaAs層４、ｎ型GaAs層３がMBE法或いは
MOCVD法などを用いて成長されている。ｎ型
層５とp+層６の界面の主としてｎ型層５側には
空乏層８が生じている。この空乏層８の厚みを
D1とすると となる。(1)式においてεSは比誘電率、ｑは電子の
電荷、NA，NDは各々アクセプターおよびドナ−
密度、VbiはビルトインポテンシヤルでGaAsでは
1.3V程度であり、VT1は外部印加電圧である。こ
こでｎ型層５の厚みをｄとすると、ｎ型層５中を
流れる電流Ｉは印加電圧VT1の関数であり、 I1（VT1）＝｛d1−D1（VT1）｝ｎ・ｑ・ｖ・Ｗ ……(2) として表わせる。(2)式においてｎはキヤリア密
度、ｖは電子のドリフト速度、Ｗは電子層の横幅
である。(2)式に示されたように印加電圧VT1を変
化させることにより電流を制御できる。ノンドー
プ層４は近似的に絶縁層とみなせる。
に、p+型GaAs層６、ｎ型GaAs層５、ノンドー
プGaAs層４、ｎ型GaAs層３がMBE法或いは
MOCVD法などを用いて成長されている。ｎ型
層５とp+層６の界面の主としてｎ型層５側には
空乏層８が生じている。この空乏層８の厚みを
D1とすると となる。(1)式においてεSは比誘電率、ｑは電子の
電荷、NA，NDは各々アクセプターおよびドナ−
密度、VbiはビルトインポテンシヤルでGaAsでは
1.3V程度であり、VT1は外部印加電圧である。こ
こでｎ型層５の厚みをｄとすると、ｎ型層５中を
流れる電流Ｉは印加電圧VT1の関数であり、 I1（VT1）＝｛d1−D1（VT1）｝ｎ・ｑ・ｖ・Ｗ ……(2) として表わせる。(2)式においてｎはキヤリア密
度、ｖは電子のドリフト速度、Ｗは電子層の横幅
である。(2)式に示されたように印加電圧VT1を変
化させることにより電流を制御できる。ノンドー
プ層４は近似的に絶縁層とみなせる。
一方ｎ型層３の表面には例えばAlのようなシ
ヨツトキー金属が設けられている。この場合にも
空乏層２がｎ型層３中に生じている。この空乏層
厚さをD2とすると と表わされる。この場合のVBiは0.75V程度であ
る。ｎ型層３中を流れる電流I2は、ｎ型層３の厚
みをd2とすると、 I2（VT2）＝｛d2−D2（VT2）｝ｎ・ｑ・ｖ・Ｗ ……(4) として表わされる。このようにVT1，VT2によつ
て各電流I1，I2を個別に制御できる。尚、以上に
は第１図の構造により本発明の原理的な作用を説
明したが、本発明では「問題点を解決するための
手段」の欄で述べたようなより広範な構造が可能
である。
ヨツトキー金属が設けられている。この場合にも
空乏層２がｎ型層３中に生じている。この空乏層
厚さをD2とすると と表わされる。この場合のVBiは0.75V程度であ
る。ｎ型層３中を流れる電流I2は、ｎ型層３の厚
みをd2とすると、 I2（VT2）＝｛d2−D2（VT2）｝ｎ・ｑ・ｖ・Ｗ ……(4) として表わされる。このようにVT1，VT2によつ
て各電流I1，I2を個別に制御できる。尚、以上に
は第１図の構造により本発明の原理的な作用を説
明したが、本発明では「問題点を解決するための
手段」の欄で述べたようなより広範な構造が可能
である。
（実施例）
第２図は本発明の第１の実施例の断面図であ
る。この実施例は本発明をGaAs DCFL（Direct
Coupled FET Logic）基本ゲートへ適用した例
である。図において半絶縁性GaAs基板３７上に
p+層３８、ｎ層３９、ノンドープ層（絶縁層）
４５、ｎ型４６が設けられている。イオン注入
n+層３６により層４６，３９は互いに接続され、
さらにn+層３６表面には出力端子を形成するオ
ーミツク電極３２が設けられている。また、イオ
ン注入p+層３８に接続され、p+層３５の表面に
はオーミツク電極３２が設けられている。４１，
４２はB+、H+等のイオン注入により形成された
アイソレーシヨン層である。４０，４４は空乏層
である。ｎ層３９と電極３４はn+層４３により
結ばれている。
る。この実施例は本発明をGaAs DCFL（Direct
Coupled FET Logic）基本ゲートへ適用した例
である。図において半絶縁性GaAs基板３７上に
p+層３８、ｎ層３９、ノンドープ層（絶縁層）
４５、ｎ型４６が設けられている。イオン注入
n+層３６により層４６，３９は互いに接続され、
さらにn+層３６表面には出力端子を形成するオ
ーミツク電極３２が設けられている。また、イオ
ン注入p+層３８に接続され、p+層３５の表面に
はオーミツク電極３２が設けられている。４１，
４２はB+、H+等のイオン注入により形成された
アイソレーシヨン層である。４０，４４は空乏層
である。ｎ層３９と電極３４はn+層４３により
結ばれている。
第３図は第２図実施例のDCFL基本ゲートの等
価回路図である。図面参照番号は第２図と共通で
ある。３１は入力端子、３２は出力端子を構成し
ている。端子３４にはドレイン電圧を印加し、端
子３３は接地される。ゲート電極３１はAlのよ
うなシヨツトキー金属でもよいが、p+型GaAsな
どの半導体でもよい。
価回路図である。図面参照番号は第２図と共通で
ある。３１は入力端子、３２は出力端子を構成し
ている。端子３４にはドレイン電圧を印加し、端
子３３は接地される。ゲート電極３１はAlのよ
うなシヨツトキー金属でもよいが、p+型GaAsな
どの半導体でもよい。
第４図は本発明の第２の実施例の断面図であ
る。本実施例は本発明をバツフア増幅器に適用し
た例である。３７，３８，３９，４５，４６は、
第２図と同じで、それぞれ半絶縁性GaAs、p+
層、ｎ層、ノンドープ層、ｎ層である。５１，５
４，５６，５８はオーミツク金属で５３，５７は
シヨツトキー金属である（５３，５７をp+層に
おきかえることもできる）。５５はB+またはH+
等によるアイソレーシヨン用イオン注入層であ
る。このデバイスの等価回路は第５図のようにな
る。第５図と第４図の参照番号は共通である。５
３は入力端子を構成し、５６は出力端子を構成し
ている。５４には正のドレイン電圧を加え、５８
には負ソース電圧を加える。５７には動作電流レ
ベルが決定するための負のゲート電圧を加える。
る。本実施例は本発明をバツフア増幅器に適用し
た例である。３７，３８，３９，４５，４６は、
第２図と同じで、それぞれ半絶縁性GaAs、p+
層、ｎ層、ノンドープ層、ｎ層である。５１，５
４，５６，５８はオーミツク金属で５３，５７は
シヨツトキー金属である（５３，５７をp+層に
おきかえることもできる）。５５はB+またはH+
等によるアイソレーシヨン用イオン注入層であ
る。このデバイスの等価回路は第５図のようにな
る。第５図と第４図の参照番号は共通である。５
３は入力端子を構成し、５６は出力端子を構成し
ている。５４には正のドレイン電圧を加え、５８
には負ソース電圧を加える。５７には動作電流レ
ベルが決定するための負のゲート電圧を加える。
このような第２図及び第４図実施例回路におい
ては、駆動用FETに関してはゲート長をできる
だけ短くし、ゲート・ソース間容量を極力減ら
し、かつ相互コンダクタンスを極力大きくする必
要があるが、負荷用FETにおいては、もともと
ゲート・ソース間を短絡して使うから、ゲート・
ソース間容量を減らす必要がなく、さらに負荷抵
抗としての役目を果すのみであるから相互コンダ
クタンスも大きくする必要がない。したがつて、
負荷用FETのゲート長は短くする必要がない。
また、レベルシフトダイオードに関しては順方向
にバイアスするから容量に対する考慮は必要でな
い。
ては、駆動用FETに関してはゲート長をできる
だけ短くし、ゲート・ソース間容量を極力減ら
し、かつ相互コンダクタンスを極力大きくする必
要があるが、負荷用FETにおいては、もともと
ゲート・ソース間を短絡して使うから、ゲート・
ソース間容量を減らす必要がなく、さらに負荷抵
抗としての役目を果すのみであるから相互コンダ
クタンスも大きくする必要がない。したがつて、
負荷用FETのゲート長は短くする必要がない。
また、レベルシフトダイオードに関しては順方向
にバイアスするから容量に対する考慮は必要でな
い。
以上説明した本発明実施例においては、基板表
面に短ゲート長が必要となる駆動用FETを配置
し、基板中に必ずしも短ゲート長が必要でない負
荷用FETおよびベルシフトダイオードを配置す
ることにより３次元IC化を計つているから、性
能を落とすことなくICの高集積化が実現されて
いる。さらに、配線長に関しても、ノンドープ層
の厚み（通常1000〜10000Å）のみを介して上下
のデバイスが接続されているから、極めて短くな
つている。
面に短ゲート長が必要となる駆動用FETを配置
し、基板中に必ずしも短ゲート長が必要でない負
荷用FETおよびベルシフトダイオードを配置す
ることにより３次元IC化を計つているから、性
能を落とすことなくICの高集積化が実現されて
いる。さらに、配線長に関しても、ノンドープ層
の厚み（通常1000〜10000Å）のみを介して上下
のデバイスが接続されているから、極めて短くな
つている。
なお、以上に述べた実施例においてはGaAsを
例に挙げたが、本発明では半導体はGaAsに限ら
ず、InP、AlGaAs、InGaAsなど化合物半導体な
らいずれでもよい。
例に挙げたが、本発明では半導体はGaAsに限ら
ず、InP、AlGaAs、InGaAsなど化合物半導体な
らいずれでもよい。
（発明の効果）
このような本発明においては、従来のGaAs
ICの欠点を除去し、多層電子層の制御電極が半
導体層中に設けられ、集積度が上がり、配線長が
短くなつた３次元集積回路が得られる。そこで、
本発明を超高速、高集積半導体ICに適用すれば、
その効果は極めて著しい。
ICの欠点を除去し、多層電子層の制御電極が半
導体層中に設けられ、集積度が上がり、配線長が
短くなつた３次元集積回路が得られる。そこで、
本発明を超高速、高集積半導体ICに適用すれば、
その効果は極めて著しい。
第１図は本発明の原理的な構造を示す断面図、
第２図は本発明の第１の実施例を示す断面図、第
３図は第２図実施例の等価回路図、第４図は本発
明の第２の実施例を示す断面図、第５図は第４図
実施例の等価回路図、第６図は従来のGaAs多層
集積回路の断面図である。 ７，２６，３７……半絶縁性GaAs基板、６，
３５，３８，６０……p+層、３，５，２２，２
４，３９，４６……ｎ層、１，２１，２２，３
１，５３，５７……ゲート電極、３２，３３，３
４，５１，５４，５６，５８……オーミツク電
極。
第２図は本発明の第１の実施例を示す断面図、第
３図は第２図実施例の等価回路図、第４図は本発
明の第２の実施例を示す断面図、第５図は第４図
実施例の等価回路図、第６図は従来のGaAs多層
集積回路の断面図である。 ７，２６，３７……半絶縁性GaAs基板、６，
３５，３８，６０……p+層、３，５，２２，２
４，３９，４６……ｎ層、１，２１，２２，３
１，５３，５７……ゲート電極、３２，３３，３
４，５１，５４，５６，５８……オーミツク電
極。
Claims (1)
- 【特許請求の範囲】 １ 半絶縁性化合物半導体基板上に、Ｐ型半導体
層、第１のｎ型半導体層及びノンドープ半導体層
からなる個別導電層が設けてあり、第２のｎ型半
導体層が半導体基板の表面に設けてあり、前記第
１のｎ型半導体層中を流れる電子を制御する第１
のバイアス電圧が印加される第１の電極が前記ｐ
型半導体層に接続してあり、前記第２のｎ型半導
体層中を流れる電子を制御する第２のバイアス電
圧が印加される第２の電極が前記第２のｎ型半導
体層表面に設けてあることを特徴とする化合物半
導体多層集積回路。 ２ 前記第２の電極が、シヨツトキー金属、又は
前記第２のｎ型半導体層上にさらに設けられたｐ
型半導体層であることを特徴とする特許請求の範
囲第１項記載の化合物半導体多層集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60152902A JPS6213063A (ja) | 1985-07-11 | 1985-07-11 | 化合物半導体多層集積回路 |
| US06/882,676 US4779127A (en) | 1985-07-11 | 1986-07-07 | Three-dimensional integrated circuit |
| DE8686109293T DE3675827D1 (de) | 1985-07-11 | 1986-07-08 | Dreidimensionaler integrierter schaltkreis. |
| EP86109293A EP0208294B1 (en) | 1985-07-11 | 1986-07-08 | Three-dimensional integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60152902A JPS6213063A (ja) | 1985-07-11 | 1985-07-11 | 化合物半導体多層集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6213063A JPS6213063A (ja) | 1987-01-21 |
| JPH0558580B2 true JPH0558580B2 (ja) | 1993-08-26 |
Family
ID=15550630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60152902A Granted JPS6213063A (ja) | 1985-07-11 | 1985-07-11 | 化合物半導体多層集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4779127A (ja) |
| EP (1) | EP0208294B1 (ja) |
| JP (1) | JPS6213063A (ja) |
| DE (1) | DE3675827D1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2611305B1 (fr) * | 1987-02-20 | 1990-04-27 | Labo Electronique Physique | Circuit comportant des lignes conductrices pour le transfert de signaux rapides |
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