JPH0697467A - 半導体素子 - Google Patents
半導体素子Info
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- JPH0697467A JPH0697467A JP7525493A JP7525493A JPH0697467A JP H0697467 A JPH0697467 A JP H0697467A JP 7525493 A JP7525493 A JP 7525493A JP 7525493 A JP7525493 A JP 7525493A JP H0697467 A JPH0697467 A JP H0697467A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 定電圧ダイオードの動作抵抗を小さくする。
【構成】 半導体素子に、ＭＯＳトランジスタ部とバイ
ポーラトランジスタ部を形成し、ソースとコレクタを接
続しかつドレインとベースを接続し、又はソースとベー
スを接続しかつドレインとコレクタを接続し、コレクタ
とエミッタ間の特性を定電圧ダイオードとして利用す
る。
ポーラトランジスタ部を形成し、ソースとコレクタを接
続しかつドレインとベースを接続し、又はソースとベー
スを接続しかつドレインとコレクタを接続し、コレクタ
とエミッタ間の特性を定電圧ダイオードとして利用す
る。
Description
【０００１】
【産業上の利用分野】本発明は、プレーナ型ダイオード
に関し、特に、ＩＣの入出力信号の静電保護用ダイオー
ドとして使用できるダイオードに関するものである。
に関し、特に、ＩＣの入出力信号の静電保護用ダイオー
ドとして使用できるダイオードに関するものである。
【０００２】
【従来の技術】従来のダイオードの一例を図10の断面図
に示す。図10（ａ）及び図10（ｂ）のようにＮ型半導体
基板20ａ、20ｂの表面に設けた酸化膜に選択的に窓をあ
け、この窓を通してＰ型不純物を導入してガードリング
としてＰ型領域22ａ、22ｂを形成する。また、Ｎ型半導
体基板20ａ、20ｂに改めて酸化膜を形成した後、図10
（ａ）に示すように、Ｐ型領域22ａ、22ｂで囲まれる領
域に高濃度のＰ型不純物を導入して所要の降伏電圧のＰ
+ 領域23を形成する。または、図10（ｂ）に示すよう
に、所要の降伏電圧になる高濃度のＰ型不純物を含んだ
多結晶半導体（Ｐ+ 領域）24を形成する。そして、アノ
ード電極25ａ、25ｂとカソード電極26ａ、26ｂを形成す
る。このように構成されるダイオードは、アノード電極
25ａ、25ｂとカソード電極26ａ、26ｂをリード等を介し
て外部回路に接続しかつ所要の封止が行われる。
に示す。図10（ａ）及び図10（ｂ）のようにＮ型半導体
基板20ａ、20ｂの表面に設けた酸化膜に選択的に窓をあ
け、この窓を通してＰ型不純物を導入してガードリング
としてＰ型領域22ａ、22ｂを形成する。また、Ｎ型半導
体基板20ａ、20ｂに改めて酸化膜を形成した後、図10
（ａ）に示すように、Ｐ型領域22ａ、22ｂで囲まれる領
域に高濃度のＰ型不純物を導入して所要の降伏電圧のＰ
+ 領域23を形成する。または、図10（ｂ）に示すよう
に、所要の降伏電圧になる高濃度のＰ型不純物を含んだ
多結晶半導体（Ｐ+ 領域）24を形成する。そして、アノ
ード電極25ａ、25ｂとカソード電極26ａ、26ｂを形成す
る。このように構成されるダイオードは、アノード電極
25ａ、25ｂとカソード電極26ａ、26ｂをリード等を介し
て外部回路に接続しかつ所要の封止が行われる。
【０００３】ＩＣの入出力信号端子の静電気保護用ダイ
オードを作成する場合、次のような電気的特性が要求さ
れる。 (1) 静電気でＩＣが破壊されないように、ダイオードの
降伏電圧がＩＣの耐圧より低い。 (2) 入出力信号波形を乱さないため、ダイオードの端子
間容量が小さく、ダイオードの降伏電圧が入出力信号電
圧より高い。 (3) 消費電力を小さくするため、入出力信号電圧でのダ
イオードの漏れ電流を小さくする。
オードを作成する場合、次のような電気的特性が要求さ
れる。 (1) 静電気でＩＣが破壊されないように、ダイオードの
降伏電圧がＩＣの耐圧より低い。 (2) 入出力信号波形を乱さないため、ダイオードの端子
間容量が小さく、ダイオードの降伏電圧が入出力信号電
圧より高い。 (3) 消費電力を小さくするため、入出力信号電圧でのダ
イオードの漏れ電流を小さくする。
【０００４】ダイオードの降伏電圧が５Ｖ以下の場合、
図10に示すダイオードにおいては、ツェナー降伏が支配
的になり、漏れ電流が大きくなり、また動作抵抗が大き
い。例えば、３Ｖ信号系ＩＣの静電気保護用ダイオード
を従来構造で作製しようとした場合、降伏電圧が４Ｖの
ダイオードを作製すると、３Ｖの時の漏れ電流が数ｍＡ
程度になる。そのため、入出力信号の電圧が５Ｖより小
さいＩＣの静電気保護用ダイオードは、漏れ電流の問題
があって、従来構造で作製できないという欠点があっ
た。
図10に示すダイオードにおいては、ツェナー降伏が支配
的になり、漏れ電流が大きくなり、また動作抵抗が大き
い。例えば、３Ｖ信号系ＩＣの静電気保護用ダイオード
を従来構造で作製しようとした場合、降伏電圧が４Ｖの
ダイオードを作製すると、３Ｖの時の漏れ電流が数ｍＡ
程度になる。そのため、入出力信号の電圧が５Ｖより小
さいＩＣの静電気保護用ダイオードは、漏れ電流の問題
があって、従来構造で作製できないという欠点があっ
た。
【０００５】または、図11に示すようなダイオードが知
られている。Ｎ型半導体基板27上のシリコン酸化膜28に
フォトレジストで窓をあけ、Ｐ型不純物を拡散し、Ｐ型
領域29を形成する。同様にして、Ｎ型不純物を拡散し、
Ｎ型領域30を形成する。そして、Ｎ型領域30側とＮ型半
導体基板27側とに電極31、32を蒸着し、ペレットを作製
する。
られている。Ｎ型半導体基板27上のシリコン酸化膜28に
フォトレジストで窓をあけ、Ｐ型不純物を拡散し、Ｐ型
領域29を形成する。同様にして、Ｎ型不純物を拡散し、
Ｎ型領域30を形成する。そして、Ｎ型領域30側とＮ型半
導体基板27側とに電極31、32を蒸着し、ペレットを作製
する。
【０００６】図11に示すようなペレット構造の従来技術
の定電圧ダイオードのペレット構造の耐圧は、パンチス
ルー耐圧で決まるために図10の構造に比べて動作抵抗が
小さくなるが、耐圧コントロールが難しく、ウェーハ面
内の耐圧バラツキが大きくなるという量産上の問題点が
あった。
の定電圧ダイオードのペレット構造の耐圧は、パンチス
ルー耐圧で決まるために図10の構造に比べて動作抵抗が
小さくなるが、耐圧コントロールが難しく、ウェーハ面
内の耐圧バラツキが大きくなるという量産上の問題点が
あった。
【０００７】
【発明が解決しようとする課題】本発明は、上記した従
来技術の問題を解決して、動作抵抗が小さなダイオード
を提供せんとするものである。更に、本発明は、漏れ電
流が小さく、静電気耐量の高い静電気保護用のダイオー
ドを提供せんとするものである。
来技術の問題を解決して、動作抵抗が小さなダイオード
を提供せんとするものである。更に、本発明は、漏れ電
流が小さく、静電気耐量の高い静電気保護用のダイオー
ドを提供せんとするものである。
【０００８】
【課題を解決するための手段】本発明の第１の特徴によ
るならば、本発明による半導体素子は、耐圧を決定する
絶縁ゲート型電界効果トランジスタ部（以下、ＭＯＳト
ランジスタ部と称す）とドレイン電流を増幅するバイポ
ーラトランジスタ部を有している。
るならば、本発明による半導体素子は、耐圧を決定する
絶縁ゲート型電界効果トランジスタ部（以下、ＭＯＳト
ランジスタ部と称す）とドレイン電流を増幅するバイポ
ーラトランジスタ部を有している。
【０００９】すなわち、本発明の第１の特徴による半導
体素子は、半導体基板の一主表面側に、ソースおよびド
レインを有するＭＯＳトランジスタ部と、コレクタ、エ
ミッタおよびベースを有するバイポーラトランジスタ部
とを有し、ソースとコレクタとを接続し、かつドレイン
とベースとを接続して、コレクタとエミッタ間の特性を
定電圧ダイオードとして利用することを特徴とする。
体素子は、半導体基板の一主表面側に、ソースおよびド
レインを有するＭＯＳトランジスタ部と、コレクタ、エ
ミッタおよびベースを有するバイポーラトランジスタ部
とを有し、ソースとコレクタとを接続し、かつドレイン
とベースとを接続して、コレクタとエミッタ間の特性を
定電圧ダイオードとして利用することを特徴とする。
【００１０】または、本発明の第１の特徴による半導体
素子は、半導体基板の一主表面側にソースおよびドレイ
ンを有するＭＯＳトランジスタ部と、コレクタ、エミッ
タおよびベースを有するバイポーラトランジスタ部とを
有し、ソースとベースとを接続しかつドレインとコレク
タとを接続して、コレクタとエミッタ間の特性を定電圧
ダイオードとして利用することを特徴とする。
素子は、半導体基板の一主表面側にソースおよびドレイ
ンを有するＭＯＳトランジスタ部と、コレクタ、エミッ
タおよびベースを有するバイポーラトランジスタ部とを
有し、ソースとベースとを接続しかつドレインとコレク
タとを接続して、コレクタとエミッタ間の特性を定電圧
ダイオードとして利用することを特徴とする。
【００１１】更に、本発明の第２の特徴によるならば、
本発明による半導体素子は、漏れ電流を小さくして逆方
向耐圧を決定するためのＭＯＳトランジスタ部とバイポ
ーラトランジスタ部、静電気耐量を上げるためのサイリ
スタ部を有している。
本発明による半導体素子は、漏れ電流を小さくして逆方
向耐圧を決定するためのＭＯＳトランジスタ部とバイポ
ーラトランジスタ部、静電気耐量を上げるためのサイリ
スタ部を有している。
【００１２】すなわち、本発明の第２の特徴による半導
体素子は、プレーナ型半導体基板に形成されたＭＯＳト
ランジスタ部とバイポーラトランジスタ部とサイリスタ
部とを有し、ＭＯＳトランジスタ部のソースとバイポー
ラトランジスタ部のコレクタとサイリスタ部のアノード
を接続し、ＭＯＳトランジスタ部のドレインとバイポー
ラトランジスタ部のベースとサイリスタ部のゲートを接
続し、ＭＯＳトランジスタ部のゲートとバイポーラトラ
ンジスタ部のエミッタとサイリスタ部のカソードを接続
し、バイポーラトランジスタ部のコレクタとエミッタ間
の特性を利用することを特徴とする。
体素子は、プレーナ型半導体基板に形成されたＭＯＳト
ランジスタ部とバイポーラトランジスタ部とサイリスタ
部とを有し、ＭＯＳトランジスタ部のソースとバイポー
ラトランジスタ部のコレクタとサイリスタ部のアノード
を接続し、ＭＯＳトランジスタ部のドレインとバイポー
ラトランジスタ部のベースとサイリスタ部のゲートを接
続し、ＭＯＳトランジスタ部のゲートとバイポーラトラ
ンジスタ部のエミッタとサイリスタ部のカソードを接続
し、バイポーラトランジスタ部のコレクタとエミッタ間
の特性を利用することを特徴とする。
【００１３】
【実施例】本発明について図面を参照して説明する。図
１は本発明の第１の実施例の定電圧ダイオードを示す、
ペレット縦断面図（ａ）および等価回路図（ｂ）であ
る。尚、図１の（ａ）、（ｂ）において、白丸内の、
Ｃ、ＢおよびＥはそれぞれバイポーラトランジスタ部の
コレクタ、ベースおよびエミッタを示し、Ｓ、Ｄおよび
ＧはそれぞれＭＯＳトランジスタ部のソース、ドレイン
およびゲートを示している。
１は本発明の第１の実施例の定電圧ダイオードを示す、
ペレット縦断面図（ａ）および等価回路図（ｂ）であ
る。尚、図１の（ａ）、（ｂ）において、白丸内の、
Ｃ、ＢおよびＥはそれぞれバイポーラトランジスタ部の
コレクタ、ベースおよびエミッタを示し、Ｓ、Ｄおよび
ＧはそれぞれＭＯＳトランジスタ部のソース、ドレイン
およびゲートを示している。
【００１４】図１の（ａ）に示すように、Ｎ型半導体基
板１上の酸化膜にフォトレジストで窓をあけ、Ｐ型不純
物を拡散し、Ｐ型領域３、４を形成する。Ｐ型領域３は
バイポーラトランジスタ部のベースＢおよびＭＯＳトラ
ンジスタ部のドレインＤとなり、Ｐ型領域４はＭＯＳト
ランジスタ部のソースＳとなる。同様にＮ+ 型領域５、
６を形成する。Ｎ+ 型領域５はバイポーラトランジスタ
部のエミッタＥとなり、Ｎ+ 型領域６はバイポーラトラ
ンジスタ部のコレクタＣに接続するコレクタ取出し部と
なる。そしてこれら領域の形成に用いた酸化膜を除去
し、新たにゲート酸化膜となる酸化膜２を形成する。
板１上の酸化膜にフォトレジストで窓をあけ、Ｐ型不純
物を拡散し、Ｐ型領域３、４を形成する。Ｐ型領域３は
バイポーラトランジスタ部のベースＢおよびＭＯＳトラ
ンジスタ部のドレインＤとなり、Ｐ型領域４はＭＯＳト
ランジスタ部のソースＳとなる。同様にＮ+ 型領域５、
６を形成する。Ｎ+ 型領域５はバイポーラトランジスタ
部のエミッタＥとなり、Ｎ+ 型領域６はバイポーラトラ
ンジスタ部のコレクタＣに接続するコレクタ取出し部と
なる。そしてこれら領域の形成に用いた酸化膜を除去
し、新たにゲート酸化膜となる酸化膜２を形成する。
【００１５】次にＭＯＳトランジスタ部のゲートＧとな
るチャンネル領域に不純物をイオンを注入し、ＭＯＳト
ランジスタ部のターンオン電圧ＶT をコントロールし、
電極７、８、９を蒸着し、ペレットを作製する。電極７
はバイポーラトランジスタのエミッタＥの電極およびＭ
ＯＳトランジスタ部のゲート電極であり、電極８はバイ
ポーラトランジスタ部のコレクタＣおよびＭＯＳトラン
ジスタ部のソースＳの共通電極であり、電極９は基板電
極である。
るチャンネル領域に不純物をイオンを注入し、ＭＯＳト
ランジスタ部のターンオン電圧ＶT をコントロールし、
電極７、８、９を蒸着し、ペレットを作製する。電極７
はバイポーラトランジスタのエミッタＥの電極およびＭ
ＯＳトランジスタ部のゲート電極であり、電極８はバイ
ポーラトランジスタ部のコレクタＣおよびＭＯＳトラン
ジスタ部のソースＳの共通電極であり、電極９は基板電
極である。
【００１６】次に図１の（ｂ）を参照して第１の実施例
の動作を説明する。電極７に負、電極９に正の電圧を印
加し、電圧がＶT を越えるとドレイン電流が流れ、バイ
ポーラトランジスタ部のベースに電流が注入され、バイ
ポーラトランジスタ部がオンする。バイポーラトランジ
スタ部は電流増幅するので動作抵抗が小さくなる。
の動作を説明する。電極７に負、電極９に正の電圧を印
加し、電圧がＶT を越えるとドレイン電流が流れ、バイ
ポーラトランジスタ部のベースに電流が注入され、バイ
ポーラトランジスタ部がオンする。バイポーラトランジ
スタ部は電流増幅するので動作抵抗が小さくなる。
【００１７】耐圧１Ｖの定電圧ダイオードを作製して次
の表１のような結果が得られた。
の表１のような結果が得られた。
【００１８】
【表１】
【００１９】図11の従来構造に比べて、動作抵抗及びウ
ェーハ面内の耐圧バラツキが１／３〜１／４程度になっ
ている。耐圧５Ｖ以下の従来構造（図10）の定電圧ダイ
オードの動作抵抗は、耐圧が小さくなるほど大きくな
る。そのため、本発明を低耐圧の定電圧ダイオードに適
用すると、動作抵抗の改善効果が大きくなる。
ェーハ面内の耐圧バラツキが１／３〜１／４程度になっ
ている。耐圧５Ｖ以下の従来構造（図10）の定電圧ダイ
オードの動作抵抗は、耐圧が小さくなるほど大きくな
る。そのため、本発明を低耐圧の定電圧ダイオードに適
用すると、動作抵抗の改善効果が大きくなる。
【００２０】図２は本発明の第２の実施例の定電圧ダイ
オードを示す、ペレット縦断面図（ａ）および等価回路
図（ｂ）である。尚、図１と同様に図２の（ａ）、
（ｂ）において、白丸内の、Ｃ、ＢおよびＥはそれぞれ
バイポーラトランジスタ部のコレクタ、ベースおよびエ
ミッタを示し、Ｓ、ＤおよびＧはそれぞれＭＯＳトラン
ジスタ部のソース、ドレインおよびゲートを示してい
る。
オードを示す、ペレット縦断面図（ａ）および等価回路
図（ｂ）である。尚、図１と同様に図２の（ａ）、
（ｂ）において、白丸内の、Ｃ、ＢおよびＥはそれぞれ
バイポーラトランジスタ部のコレクタ、ベースおよびエ
ミッタを示し、Ｓ、ＤおよびＧはそれぞれＭＯＳトラン
ジスタ部のソース、ドレインおよびゲートを示してい
る。
【００２１】図２の（ａ）に示すように、Ｎ型半導体基
板10上の酸化膜にフォトレジストで窓をあけ、Ｐ型不純
物を拡散し、Ｐ型領域11、12を形成する。同様にしてＮ
+ 型領域13、14を形成する。そしてこれら領域に用いた
酸化膜を選択的に除去し、新たにゲート酸化膜を含む酸
化膜15、16を形成する。ＭＯＳトランジスタ部のゲート
Ｇのチャンネル領域に不純物をイオン注入し、ターンオ
ン電圧ＶT をコントロールする。電極17、18、19、20を
蒸着し、ペレットを作製する。
板10上の酸化膜にフォトレジストで窓をあけ、Ｐ型不純
物を拡散し、Ｐ型領域11、12を形成する。同様にしてＮ
+ 型領域13、14を形成する。そしてこれら領域に用いた
酸化膜を選択的に除去し、新たにゲート酸化膜を含む酸
化膜15、16を形成する。ＭＯＳトランジスタ部のゲート
Ｇのチャンネル領域に不純物をイオン注入し、ターンオ
ン電圧ＶT をコントロールする。電極17、18、19、20を
蒸着し、ペレットを作製する。
【００２２】ここでＰ型領域11はバイポーラトランジス
タ部のベース13およびＭＯＳトランジスタ部のドレイン
Ｄであり、Ｐ型領域12はＭＯＳトランジスタ部のソース
Ｓ、Ｎ+ 型領域14はバイポーラトランジスタ部のコレク
タＣの取り出し部、Ｎ+ 領域13はバイポーラトランジス
タ部のエミッタＥである。又、電極18はバイポーラトラ
ンジスタ部のベース電極およびＭＯＳトランジスタ部の
ゲート電極であり、電極19はバイポーラトランジスタ部
のエミッタ電極であり、電極17はバイポーラトランジス
タ部のコレクタ電極およびＭＯＳトランジスタ部ソース
Ｓ電極であり、電圧20は基板電極である。
タ部のベース13およびＭＯＳトランジスタ部のドレイン
Ｄであり、Ｐ型領域12はＭＯＳトランジスタ部のソース
Ｓ、Ｎ+ 型領域14はバイポーラトランジスタ部のコレク
タＣの取り出し部、Ｎ+ 領域13はバイポーラトランジス
タ部のエミッタＥである。又、電極18はバイポーラトラ
ンジスタ部のベース電極およびＭＯＳトランジスタ部の
ゲート電極であり、電極19はバイポーラトランジスタ部
のエミッタ電極であり、電極17はバイポーラトランジス
タ部のコレクタ電極およびＭＯＳトランジスタ部ソース
Ｓ電極であり、電圧20は基板電極である。
【００２３】次に図２の（ｂ）を参照に第２の実施例の
動作を説明する。電極19に負、電極20に正の電圧を印加
し、電圧がＶT ＋ＶBE（ベース・エミッタ間の順方向電
圧）を越えるとドレイン電流が流れ、バイポーラトラン
ジスタ部のベースに電流が注入され、バイポーラトラン
ジスタ部がオンする。バイポーラトランジスタ部は電流
増幅するので動作抵抗が小さくなる。ペレットの耐圧は
ＶT ＋ＶBEとなる。ＶT は約２ｍＶ／℃の温度係数を持
ち、ＶBEは約−２ｍＶ／℃の温度係数を持つため、ペレ
ット耐圧の温度係数は非常に小さくなる。耐圧５Ｖ以下
の従来構造（図３）の定電圧ダイオードの動作抵抗は、
耐圧が小さくなるほど大きくなる。そのため、本発明を
低耐圧の定電圧ダイオードに適用すると、動作抵抗の改
善効果が大きくなる。
動作を説明する。電極19に負、電極20に正の電圧を印加
し、電圧がＶT ＋ＶBE（ベース・エミッタ間の順方向電
圧）を越えるとドレイン電流が流れ、バイポーラトラン
ジスタ部のベースに電流が注入され、バイポーラトラン
ジスタ部がオンする。バイポーラトランジスタ部は電流
増幅するので動作抵抗が小さくなる。ペレットの耐圧は
ＶT ＋ＶBEとなる。ＶT は約２ｍＶ／℃の温度係数を持
ち、ＶBEは約−２ｍＶ／℃の温度係数を持つため、ペレ
ット耐圧の温度係数は非常に小さくなる。耐圧５Ｖ以下
の従来構造（図３）の定電圧ダイオードの動作抵抗は、
耐圧が小さくなるほど大きくなる。そのため、本発明を
低耐圧の定電圧ダイオードに適用すると、動作抵抗の改
善効果が大きくなる。
【００２４】上記した第１実施例の半導体素子は、図３
（ａ）に点線で示すように、寄生サイリスタ100 が存在
し、ある電流値を越えるとサイリスタアクション（負性
抵抗）が起きる。これは、第２実施例の半導体素子も同
様であり、その等価回路を図３（ｂ）に示す。すなわ
ち、図３（ａ）に示すように、動作時、ソースには、ほ
とんど電流が流れないため、点Ｂと裏面電極は、ほぼ同
電位であるが、点Ａは、Ｎ型半導体基板の電圧降下のた
め、裏面電極より電位が下がる。そのため、ある程度電
流を流していくと、 （点Ａの電位）＜（点Ｂの電位）＋（ＰＮ接合の拡散電
位） となり、サイリスタの特性を示す図３（ａ）に示すよう
に、寄生サイリスタがオンしてしまう。
（ａ）に点線で示すように、寄生サイリスタ100 が存在
し、ある電流値を越えるとサイリスタアクション（負性
抵抗）が起きる。これは、第２実施例の半導体素子も同
様であり、その等価回路を図３（ｂ）に示す。すなわ
ち、図３（ａ）に示すように、動作時、ソースには、ほ
とんど電流が流れないため、点Ｂと裏面電極は、ほぼ同
電位であるが、点Ａは、Ｎ型半導体基板の電圧降下のた
め、裏面電極より電位が下がる。そのため、ある程度電
流を流していくと、 （点Ａの電位）＜（点Ｂの電位）＋（ＰＮ接合の拡散電
位） となり、サイリスタの特性を示す図３（ａ）に示すよう
に、寄生サイリスタがオンしてしまう。
【００２５】このサイリスタアクションが起きる電流値
は、次の式で与えられる。 Ｉthyrister ≒（Ｖd×Ａp）／〔ρ×（ｔp−ｄp）〕 但しＩthyrister ：サイリスタアクションが起きる電流
値 Ｖd ：ＰＮ接合の拡散電圧（半導体基板がSiの場合約
0.6Ｖ） Ａp ：ペレットの面積 ρ ：半導体基板の抵抗率 ｔp ：ペレットの厚さ ｄp：Ｐ型領域の深さ
は、次の式で与えられる。 Ｉthyrister ≒（Ｖd×Ａp）／〔ρ×（ｔp−ｄp）〕 但しＩthyrister ：サイリスタアクションが起きる電流
値 Ｖd ：ＰＮ接合の拡散電圧（半導体基板がSiの場合約
0.6Ｖ） Ａp ：ペレットの面積 ρ ：半導体基板の抵抗率 ｔp ：ペレットの厚さ ｄp：Ｐ型領域の深さ
【００２６】この半導体素子を定電圧ダイオードとして
利用する場合、サイリスタアクションが起きる電流値が
半導体素子の使用電流領域内にあると、半導体素子が使
われている回路の誤動作等につながり、問題となる。こ
のような場合は、図１及び図２のＮ型半導体基板の代わ
りに、図４及び図５に示すように、低抵抗率のＮ+ 型半
導体基板上１Ａに前記Ｎ型半導体基板１と同じ抵抗率の
Ｎ型領域層１Ｂをエピタキシャル成長等で形成したもの
を使用することで、問題が解消できる。
利用する場合、サイリスタアクションが起きる電流値が
半導体素子の使用電流領域内にあると、半導体素子が使
われている回路の誤動作等につながり、問題となる。こ
のような場合は、図１及び図２のＮ型半導体基板の代わ
りに、図４及び図５に示すように、低抵抗率のＮ+ 型半
導体基板上１Ａに前記Ｎ型半導体基板１と同じ抵抗率の
Ｎ型領域層１Ｂをエピタキシャル成長等で形成したもの
を使用することで、問題が解消できる。
【００２７】なお、図４及び図５は、図１及び図２の実
施例のそれぞれの変形例であり、対応する部分には同一
の参照番号を付して、説明を省略する。但し、次の式を
満足するようにする。 Ｖd ＞（ＩMAX ／Ａp）×〔(ρN・ｔN) −(ρn・ｔp) ＋(ρn・ｔn) 〕 但し、ＩMAX ：半導体素子の最大使用電流値 ρN ：Ｎ+ 型半導体基板の抵抗率 ｔN ：Ｎ+ 型半導体基板の厚さ ρn：Ｎ型領域層の抵抗率 ｔp：Ｐ型領域の深さ ｔn：Ｎ型領域層の厚さ
施例のそれぞれの変形例であり、対応する部分には同一
の参照番号を付して、説明を省略する。但し、次の式を
満足するようにする。 Ｖd ＞（ＩMAX ／Ａp）×〔(ρN・ｔN) −(ρn・ｔp) ＋(ρn・ｔn) 〕 但し、ＩMAX ：半導体素子の最大使用電流値 ρN ：Ｎ+ 型半導体基板の抵抗率 ｔN ：Ｎ+ 型半導体基板の厚さ ρn：Ｎ型領域層の抵抗率 ｔp：Ｐ型領域の深さ ｔn：Ｎ型領域層の厚さ
【００２８】図１及び図２の構造で、ペレットサイズ0.
40mm□、ペレット厚さ 230μｍ、Ｎ型半導体基板の抵抗
率５Ωcm、Ｐ型領域の深さ４μｍの場合、８ｍＡ付近
で、サイリスタアクションが起きる。しかし、図４及び
図５の構造で、ペレットサイズ0.40mm□、Ｎ型領域層厚
さ７μｍ、Ｎ+ 型半導体基板の厚さ 223μｍ、Ｎ型領域
層の抵抗率５Ωcm、Ｎ+ 型半導体基板の抵抗率８ｍΩc
m、Ｐ型領域の深さ４μｍの場合、 600ｍＡ付近でサイ
リスタアクションが起きる。このようにサイリスタアク
ションが起きる電流値を大きくすることができる。
40mm□、ペレット厚さ 230μｍ、Ｎ型半導体基板の抵抗
率５Ωcm、Ｐ型領域の深さ４μｍの場合、８ｍＡ付近
で、サイリスタアクションが起きる。しかし、図４及び
図５の構造で、ペレットサイズ0.40mm□、Ｎ型領域層厚
さ７μｍ、Ｎ+ 型半導体基板の厚さ 223μｍ、Ｎ型領域
層の抵抗率５Ωcm、Ｎ+ 型半導体基板の抵抗率８ｍΩc
m、Ｐ型領域の深さ４μｍの場合、 600ｍＡ付近でサイ
リスタアクションが起きる。このようにサイリスタアク
ションが起きる電流値を大きくすることができる。
【００２９】上記したサイリスタを積極的に利用するこ
とも考えられる。図６（ａ）は、そのような本発明の第
２の特徴によるダイオードである。同図のＮ型半導体基
板１の表面に酸化膜を設け、選択的に窓をあけ、この窓
を通してＰ型不純物を導入してＰ型領域２、３を形成す
る。同様にして、Ｎ型不純物を導入してＮ+ 領域４、５
を形成する。
とも考えられる。図６（ａ）は、そのような本発明の第
２の特徴によるダイオードである。同図のＮ型半導体基
板１の表面に酸化膜を設け、選択的に窓をあけ、この窓
を通してＰ型不純物を導入してＰ型領域２、３を形成す
る。同様にして、Ｎ型不純物を導入してＮ+ 領域４、５
を形成する。
【００３０】酸化膜を選択的に除去及び形成し、ゲート
酸化膜６を形成する。ＭＯＳトランジスタ部のゲートに
不純物を注入し、ターンオン電圧ＶT をコントロールす
る。アノード電極７、電極８、カソード電極９を蒸着
し、ペレットを作製する。かくして、Ｐ型領域２とＮ型
半導体基板１とＰ型領域３とＮ+ 型領域５とにより、サ
イリスタが形成される。このペレットの等価回路を図６
（ｂ）に示す。アノード電極７に負、カソード電極９に
正の電圧を印加し、電圧がＶT を越えると、図７（ａ）
のようにドレイン電流が流れ、バイポーラトランジスタ
部のベースとサイリスタ部のゲートに電流が注入され、
バイポーラトランジスタ部がオンする。そのため、電圧
がＶT を越えると急激に電流が流れはじめる。逆に、電
圧がＶT を越えていない時、電流はほとんど流れない。
すなわち、漏れ電流が小さい。
酸化膜６を形成する。ＭＯＳトランジスタ部のゲートに
不純物を注入し、ターンオン電圧ＶT をコントロールす
る。アノード電極７、電極８、カソード電極９を蒸着
し、ペレットを作製する。かくして、Ｐ型領域２とＮ型
半導体基板１とＰ型領域３とＮ+ 型領域５とにより、サ
イリスタが形成される。このペレットの等価回路を図６
（ｂ）に示す。アノード電極７に負、カソード電極９に
正の電圧を印加し、電圧がＶT を越えると、図７（ａ）
のようにドレイン電流が流れ、バイポーラトランジスタ
部のベースとサイリスタ部のゲートに電流が注入され、
バイポーラトランジスタ部がオンする。そのため、電圧
がＶT を越えると急激に電流が流れはじめる。逆に、電
圧がＶT を越えていない時、電流はほとんど流れない。
すなわち、漏れ電流が小さい。
【００３１】図７（ａ）において、コレクタ電流Ｉ2 が
小さいとき、点Ａと点Ｂは、同電位であるため、サイリ
スタはオンしない。コレクタ電流Ｉ2 が大きくなると、
電圧降下分だけ点Ｂの電位が下がり、サイリスタがオン
する。電圧−電流特性は、図８（ｂ）のようになり、漏
れ電流が小さい。
小さいとき、点Ａと点Ｂは、同電位であるため、サイリ
スタはオンしない。コレクタ電流Ｉ2 が大きくなると、
電圧降下分だけ点Ｂの電位が下がり、サイリスタがオン
する。電圧−電流特性は、図８（ｂ）のようになり、漏
れ電流が小さい。
【００３２】静電気の等価回路を図７に示す。静電気の
電圧は、ダイオードの耐圧と比べて十分高いため、静電
気でダイオードに流れる電流ｉ(t) は、ダイオードの耐
圧にあまり影響されない。 ｉ(t) ＝〔（コンデンサＣの電圧）−（ダイオードの耐
圧）〕／（抵抗Ｒ） よって、静電気によるダイオードの消費電力は、（ダイ
オードの耐圧）×ｉ(t)となり、ダイオードの耐圧が低
いほど、消費電力が小さい。ｉ(t) は、図８（ｂ）のよ
うになっているため、サイリスタアクションを起こす電
流値が低いほど、ダイオードの消費電力は小さくなる。
そのため、静電気耐量は、サイリスタアクションを起こ
す電流値が低いほど高くなる。
電圧は、ダイオードの耐圧と比べて十分高いため、静電
気でダイオードに流れる電流ｉ(t) は、ダイオードの耐
圧にあまり影響されない。 ｉ(t) ＝〔（コンデンサＣの電圧）−（ダイオードの耐
圧）〕／（抵抗Ｒ） よって、静電気によるダイオードの消費電力は、（ダイ
オードの耐圧）×ｉ(t)となり、ダイオードの耐圧が低
いほど、消費電力が小さい。ｉ(t) は、図８（ｂ）のよ
うになっているため、サイリスタアクションを起こす電
流値が低いほど、ダイオードの消費電力は小さくなる。
そのため、静電気耐量は、サイリスタアクションを起こ
す電流値が低いほど高くなる。
【００３３】サイリスタアクションを起こす電流値を下
げるため、図６（ａ）のバイポーラトランジスタ部（半
導体基板表面部）の直流電流増幅率を上げて、基板表面
に電流を集中させ、Ｎ型半導体基板１の抵抗値を大きく
して、図７（ａ）のＢ点の電圧降下を大きくしてやる必
要がある。低端子間容量、高静電気耐量にするため、ゲ
ート酸化膜６をなるべく厚くする。図６（ａ）のよう
に、ＭＯＳトランジスタ部をリング状に形成した場合、
端子間容量をおさえるためにアノード電極７ゲート電極
部分を部分的に形成してもよい。
げるため、図６（ａ）のバイポーラトランジスタ部（半
導体基板表面部）の直流電流増幅率を上げて、基板表面
に電流を集中させ、Ｎ型半導体基板１の抵抗値を大きく
して、図７（ａ）のＢ点の電圧降下を大きくしてやる必
要がある。低端子間容量、高静電気耐量にするため、ゲ
ート酸化膜６をなるべく厚くする。図６（ａ）のよう
に、ＭＯＳトランジスタ部をリング状に形成した場合、
端子間容量をおさえるためにアノード電極７ゲート電極
部分を部分的に形成してもよい。
【００３４】入出力信号の電圧が５Ｖより小さいＩＣの
静電気保護用ダイオードを作製する場合、Ｎ型半導体基
板１の抵抗値が５Ωcm程度以上、ゲート酸化膜６が1200
Å程度以上にすると、静電気耐量が良くなる。また、接
合面積及びゲート電極サイズを調整し、端子間容量が10
ｐＦ以下程度にすると、実用レベルの入出力信号に対し
て、信号波形を乱さない。このように作製したダイオー
ドの漏れ電流は、数ｎＡ程度以下になる。本構造は、漏
れ電流の小さいＭＯＳトランジスタで耐圧を決定し、静
電気耐量の低いＭＯＳトランジスタをサイリスタで保護
するような構造となっている。
静電気保護用ダイオードを作製する場合、Ｎ型半導体基
板１の抵抗値が５Ωcm程度以上、ゲート酸化膜６が1200
Å程度以上にすると、静電気耐量が良くなる。また、接
合面積及びゲート電極サイズを調整し、端子間容量が10
ｐＦ以下程度にすると、実用レベルの入出力信号に対し
て、信号波形を乱さない。このように作製したダイオー
ドの漏れ電流は、数ｎＡ程度以下になる。本構造は、漏
れ電流の小さいＭＯＳトランジスタで耐圧を決定し、静
電気耐量の低いＭＯＳトランジスタをサイリスタで保護
するような構造となっている。
【００３５】図９は、本発明の第２の特徴によるダイオ
ードの第２の実施例である。同図のＮ型半導体基板40の
表面に酸化膜を設け、選択的に窓をあけ、この窓を通し
てＰ型不純物を導入してＰ型領域41、42、50を形成す
る。同様にしてＮ型不純物を導入してＮ+ 領域43、44を
形成する。酸化膜を選択的に除去及び形成し、ゲート酸
化膜45と酸化膜46を形成する。ＭＯＳトランジスタ部の
ゲートに不純物を注入し、ターンオン電圧ＶT をコント
ロールする。アノード電極47、電極48、カソード電極49
を蒸着し、ペレットを作製する。このペレットの等価回
路を図９（ｂ）に示す。
ードの第２の実施例である。同図のＮ型半導体基板40の
表面に酸化膜を設け、選択的に窓をあけ、この窓を通し
てＰ型不純物を導入してＰ型領域41、42、50を形成す
る。同様にしてＮ型不純物を導入してＮ+ 領域43、44を
形成する。酸化膜を選択的に除去及び形成し、ゲート酸
化膜45と酸化膜46を形成する。ＭＯＳトランジスタ部の
ゲートに不純物を注入し、ターンオン電圧ＶT をコント
ロールする。アノード電極47、電極48、カソード電極49
を蒸着し、ペレットを作製する。このペレットの等価回
路を図９（ｂ）に示す。
【００３６】第１の実施例に比べて、ダイオード部が形
成されているため、ダイオードの順方向に静電気が印加
された場合、このダイオード部で静電気が吸収される。
逆方向側に印加された場合、第１の実施例と同じく、サ
イリスタ部で静電気が吸収される。
成されているため、ダイオードの順方向に静電気が印加
された場合、このダイオード部で静電気が吸収される。
逆方向側に印加された場合、第１の実施例と同じく、サ
イリスタ部で静電気が吸収される。
【００３７】
【発明の効果】以上説明したように本発明は、半導体基
板にＭＯＳトランジスタ部とバイポーラトランジスタ部
を形成したので、動作抵抗が小さくなる効果を有する。
耐圧５Ｖ以下の従来構造の定電圧ダイオードの動作抵抗
は、特に大きいため、本発明を低耐圧の定電圧ダイオー
ドに適用すると、動作抵抗の改善効果が大きい。以上説
明したように、本発明は半導体基板にＭＯＳトランジス
タ部とバイポーラトランジスタ部とサイリスタ部を形成
したので、漏れ電流が小さく、静電気耐量の高い静電気
保護用のダイオードを作製できるという結果を有する。
板にＭＯＳトランジスタ部とバイポーラトランジスタ部
を形成したので、動作抵抗が小さくなる効果を有する。
耐圧５Ｖ以下の従来構造の定電圧ダイオードの動作抵抗
は、特に大きいため、本発明を低耐圧の定電圧ダイオー
ドに適用すると、動作抵抗の改善効果が大きい。以上説
明したように、本発明は半導体基板にＭＯＳトランジス
タ部とバイポーラトランジスタ部とサイリスタ部を形成
したので、漏れ電流が小さく、静電気耐量の高い静電気
保護用のダイオードを作製できるという結果を有する。
【図１】 本発明の第１の実施例の定電圧ダイオードを
示す図である。
示す図である。
【図２】 本発明の第２の実施例の定電圧ダイオードを
示す図である。
示す図である。
【図３】 本発明の第１の実施例の寄生サイリスタの影
響を図解する図である。
響を図解する図である。
【図４】 本発明の第３の実施例の定電圧ダイオードを
示す図である。
示す図である。
【図５】 本発明の第４の実施例の定電圧ダイオードを
示す図である。
示す図である。
【図６】 本発明の第５の実施例の定電圧ダイオードを
示す図である。
示す図である。
【図７】 本発明の第５の実施例の動作を図解する図で
ある。
ある。
【図８】 静電気の影響を図解する等価回路である。
【図９】 本発明の第６の実施例の定電圧ダイオードを
示す図である。
示す図である。
【図10】 従来の定電圧ダイオードを示す図である。
【図11】 従来の定電圧ダイオードを示す図である。
１ Ｎ型半導体基板 ２ Ｐ型領域 ３ Ｐ型領域 ４ Ｎ+ 領域 ５ Ｎ+ 領域 ６ ゲート酸化膜 ７ アノード電極 ８ 電極 ９ カソード電極 10 Ｎ型半導体基板 11 Ｐ型領域 12 Ｐ型領域 13 Ｎ+ 領域 14 Ｎ+ 領域 15 ゲート酸化膜 16 酸化膜 17 アノード電極 18 電極 19 カソード電極 20ａ、20ｂ Ｎ型半導体基板 21ａ、21ｂ 酸化膜 22ａ、22ｂ Ｐ型領域（ガードリング） 23 Ｐ+ 領域 24 多結晶半導体（Ｐ+ 領域） 25ａ、25ｂ アノード電極 26ａ、26ｂ カソード電極 50 Ｐ型領域
Claims (3)
- 【請求項１】 半導体基板の一主表面側にソースおよび
ドレインを有する絶縁ゲート型電界効果トランジスタ部
と、コレクタ、エミッタおよびベースを有するバイポー
ラトランジスタ部とを形成し、前記ソースと前記コレク
タとを接続しかつ前記ドレインと前記ベースとを接続し
て、前記コレクタと前記エミッタ間の特性を定電圧ダイ
オードとして利用することを特徴とする半導体素子。 - 【請求項２】 半導体基板の一主表面側にソースおよび
ドレインを有する絶縁ゲート型電界効果トランジスタ部
と、コレクタ、エミッタおよびベースを有するバイポー
ラトランジスタ部とを形成し、前記ソースと前記ベース
とを接続しかつ前記ドレインと前記コレクタとを接続し
て、前記コレクタと前記エミッタ間の特性を定電圧ダイ
オードとして利用することを特徴とする半導体素子。 - 【請求項３】プレーナ型半導体基板において、ＭＯＳト
ランジスタ部とバイポーラトランジスタ部とサイリスタ
部を形成し、ＭＯＳトランジスタ部のソースとバイポー
ラトランジスタ部のコレクタとサイリスタ部のアノード
を接続し、ＭＯＳトランジスタ部のドレインとバイポー
ラトランジスタ部のベースとサイリスタ部のゲートを接
続し、ＭＯＳトランジスタ部のゲートとバイポーラトラ
ンジスタ部のエミッタとサイリスタ部のカソードを接続
し、バイポーラトランジスタ部のコレクタとエミッタ間
の特性を利用することを特徴とする２端子の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075254A JP2576758B2 (ja) | 1992-03-09 | 1993-03-09 | 半導体素子 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-50211 | 1992-03-09 | ||
| JP5021192 | 1992-03-09 | ||
| JP5075254A JP2576758B2 (ja) | 1992-03-09 | 1993-03-09 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697467A true JPH0697467A (ja) | 1994-04-08 |
| JP2576758B2 JP2576758B2 (ja) | 1997-01-29 |
Family
ID=26390662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5075254A Expired - Fee Related JP2576758B2 (ja) | 1992-03-09 | 1993-03-09 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2576758B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009111328A (ja) * | 2007-10-10 | 2009-05-21 | Sony Corp | 静電保護回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203263A (ja) * | 1989-12-28 | 1991-09-04 | Nec Kansai Ltd | 定電圧装置 |
-
1993
- 1993-03-09 JP JP5075254A patent/JP2576758B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203263A (ja) * | 1989-12-28 | 1991-09-04 | Nec Kansai Ltd | 定電圧装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009111328A (ja) * | 2007-10-10 | 2009-05-21 | Sony Corp | 静電保護回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2576758B2 (ja) | 1997-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960917 |
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