JPH0715006A - 集積化構体保護装置 - Google Patents

集積化構体保護装置

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JPH0715006A
JPH0715006A JP6080507A JP8050794A JPH0715006A JP H0715006 A JPH0715006 A JP H0715006A JP 6080507 A JP6080507 A JP 6080507A JP 8050794 A JP8050794 A JP 8050794A JP H0715006 A JPH0715006 A JP H0715006A
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conductivity type
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JP6080507A
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Raffaele Zambrano
ザンブラノ ラファエル
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CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
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CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
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    • H—ELECTRICITY
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    • H10D84/143—VDMOS having built-in components the built-in components being PN junction diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements

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  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【目的】 静電放電中、論理レベルMOS パワー装置を保
護するに好適な集積化構体保護装置を提供せんとするも
のである。 【構成】 パワーMOS 装置を静電放電から保護するに好
適な集積化構体保護装置は接合ダイオード９を具え、こ
のダイオードは第２導電型の本体領域１１によって囲ま
れ、接合ダイオード９を構成する第１導電型の高ドープ
領域１２より成る第１電極を具え、この第２電極は第２
導電型の高ドープされた深い本体領域１０によって囲
む。この高ドープ領域１２はパワーMOS 装置のゲートを
構成する多結晶珪素ゲート層７に接続するとともに高ド
ープされた深い本体領域１０をパワーMOS 装置のソース
領域６に接続する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は論理レベルのパワーMOS
（MOSFET、IGBT等）装置を静電放電に対し保護する集積
化構体保護装置に関するものである。
【０００２】
【従来の技術】かかるMOS 装置はその駆動操作に必要な
回路の簡易性およびそのスイッチング性能のため、パワ
ー電子技術にますます用いられている。
【０００３】これらパワーMOS 装置のうち、論理レベル
信号によって直接駆動し得る（論理レベルパワーMOS と
称される）パワーMOS 装置は著しい市場性を有してい
る。これらパワーMOS 装置の最も共通の使用形態では、
論理レベルパワーMOS 装置はマイクロプロセッサによっ
て直接駆動することができる。
【０００４】最も論理的なファミリーがＴＴＬ技術の論
理レベル電圧値と比較し得る論理レベル電圧値を有する
ことが既知であるため、論理レベルパワーMOS は１Ｖ〜
２Ｖの範囲のしきい値電圧を有するようにする必要があ
り、実際上これらパワーMOS装置は（“０”論理レベル
に相当する）０Ｖ〜０.８Ｖ間のゲート駆動電圧に対し
“オフ”状態に保持する必要があるが、これらパワーMO
S 装置はゲート電圧が（“１”論理レベルに関連しない
で）２.４Ｖよりも高い場合に常規電流を流す。
【０００５】しきい値電圧の値が低いため、これらパワ
ーMOS 装置には文字ＬＴ（低しきい値）が付される。
【０００６】
【発明が解決しようとする課題】これらしきい値電圧値
を達成するためには、論理レベルMOS パワー装置は比較
的薄い、代表的には３０ｎｍ〜８０ｎｍの範囲の厚さの
ゲート酸化物層を有するようにする必要がある。かかる
薄い層はMOS パワー装置のゲートに数十ボルト以上の電
圧を印加する際に永久的に損傷するようになる。この理
由のため、MOS パワー装置は特に静電放電（ＥＳＤ）の
問題を受けるようになる。この静電放電の故障を防止す
るためには、MOS パワー装置の製造者は通常ダイオード
より成る集積化構体の保護装置をMOS パワー装置に設け
るようにする。
【０００７】しかし、かかる保護によって２種類の対立
する制限を課す。：即ち、第１はダイオードの各々の降
伏電圧であり、第２はダイオードにより導入される直列
抵抗の処理である。
【０００８】MOS パワー装置がその駆動回路から電流を
流すのを防止するためには各ダイオードはMOS パワー装
置の最大駆動電圧よりも高い降伏電圧を有するようにす
る必要がある。ｐ+ ／ｎ+ 接合から得られたダイオード
は（５Ｖ以下もの値の）低い降伏電圧を呈するため、複
数のかかるダイオードを直列に接続する必要がある。
【０００９】或は又、一般に１０Ｖ程度の降伏電圧を有
するｐ／ｎ+ 接合ダイオードを用いることができる。
しかし、かかる保護構体により導入される直列抵抗を無
視し得ない場合には静電放電中放電されたパワー装置を
損傷し得る電圧降下が生じ得るようになる。
【００１０】本発明の目的は、上述した問題に影響され
ることなく、静電放電中、論理レベルMOS パワー装置を
保護するに好適な集積化構体保護装置を提供せんとする
にある。
【００１１】
【課題を解決するための手段】本発明は上側にMOS パワ
ー装置が形成される半導体材料の基板上に形成された接
合ダイオードを具え、この接合ダイオードはMOS パワー
装置のゲート層に接続され且つ基板の頂面から第２の反
対導電型のドープされた本体領域内に延在する第１導電
型の高ドープ領域より成る第１電極を有し、前記本体領
域は接合ダイオードの第２電極を表わすとともに前記頂
面から基板内に延在するようにしたMOSパワー装置を保
護する集積化構体保護装置において、前記本体領域を囲
んで第２の導電型の高ドープされた環状の深い本体領域
を設けるとともにこれをMOS パワー装置のソース領域の
接続するようにしたことを特徴とする。
【００１２】本発明の第１例では、前記深い本体領域は
前記MOS パワー装置のソース領域から物理的に離間して
設置し、且つこれら領域への接続はソース電極を表わす
重畳導電層によって達成し得るようにする。
【００１３】本発明の第２例では、前記MOS パワー装置
のソース領域を接合ダイオードの前記深い本体領域内に
形成し得るようにする。
【００１４】
【作用】本発明構体、特に、接合ダイオードの陽極を囲
む深い本体領域によれば１０Ｖの範囲の降伏電圧を有
し、且つ低い直列抵抗を有する集積化構体保護装置を得
ることができる。さらに、この保護装置が占める面積は
特に第２例を用いる場合には極めて狭い。
【００１５】
【実施例】図面につき本発明の実施例を説明する。図に
示すように既知のMOS （MOSFET型）パワー装置は例えば
ｎ+ 型の半導体材料の基板２上にｎ- 型のエピタキシヤ
ル層３を重畳して形成した複数のセル１で構成する。各
セル１は少なくとも１つの横方向ｐ型チャネル領域５お
よび少なくとも１つのｎ+ 型ソース領域６と接触する深
いｐ+ 型領域４を具える。ゲート酸化物薄層８により基
板２の頂面から分離されたポリシリコンゲート層７をｐ
型チャネル領域５上に重畳するとともにｎ+ 型ソース領
域６上に延在させる。例えばアルミニウムより成る重畳
導電層１５はソース電極Ｓを構成するとともにこれを前
記深いｐ+ 型領域４およびｎ+ 型ソース領域５に関連し
て基板２の頂面に接触させる。また、ドレイン電極Ｄ
（図示せず）は基板２の底面に接触させるようにする。
【００１６】図１および２に示すように、本発明集積化
構体保護装置の第１例では、セル１の全部から分離して
物理的に設定されたｐ／ｎ+ 接合ダイオード９を製造す
る。
【００１７】このダイオード９は環状の深いｐ+ 型本体
領域１０を具え、これを基板２の表面からエピタキシヤ
ル層３内に延在させるとともにこれによりダイアグラム
９の陽極を構成するｐ型本体領域１１を完全に囲むよう
にする。このｐ型本体領域１１内にはｎ+ 型陰極領域１
２を設ける。
【００１８】例えばアルミニウムより成るゲート電極１
３は多結晶珪素ゲート層７およびｎ + 型陰極領域１２に
接触させるとともにゲート接点パッドＧ（図２には示さ
ない）まで延在させるようにする。前記深い本体領域１
０の片側をソース電極に接触させて前記ｎ+ 型ソース領
域６および前記深いｐ+ 型領域４の双方が前記深い本体
領域１０に電気的に接続されるようにする。
【００１９】図３および４に示す本発明集積化構体保護
装置の第２例では、環状の深いｐ+型本体領域１０はMOS
パワー装置の１つのセル１の深いｐ+ 型領域４のと結
合させるとともにｎ+ 型ソース領域６の１部分を含む。
これがためダイオード直列抵抗がさらに減少されるとと
もにその占有面積も減少する。
【００２０】図５乃至１０に示すように、本発明の特に
図３および４に示す第２例による集積化構体保護装置を
特徴付けるパワーMOSFET装置を製造する代表的な処理工
程によってｎ+ 型基板２上にｎ- エピタキシヤル層３を
成長し、フィールド酸化物層１４を成長し、マスクによ
るイオン注入を行い、次いでｐ型ドーパントを拡散して
複数の深いｐ+ 型領域４および接合ダイオード９の深い
ｐ＋型本体領域１０を形成する（図５参照）。
【００２１】基板２の表面に能動区域の領域を画成する
に好適なマスク工程後図６に示すようにゲート酸化物層
８を成長し、次いで図７に示すように多結晶珪素ゲート
層７を堆積し、且つドープし、その後エッチングを施し
てゲート領域１７を形成する。
【００２２】次いで、図８に示すように、環状の深いｐ
+ 型本体領域１０によって画成された境界内でゲート領
域の下側に低濃度のｐ型ドーパントを拡散して複数のｐ
型チャネル領域５およびダイオード９の陽極を形成する
ｐ型本体領域１１を形成する。
【００２３】次に、このゲート領域の側部でｐ型本体領
域１１の内側に高濃度のｎ型ドーパントを拡散して複数
のセル１のｎ+ 型ソース領域６およびダイオード９のｎ
+ 型陰極領域１２を形成し得るようにする。次いで図９
に示すように表面全体に例えば燐珪酸ガラスの絶縁誘電
体層１６を堆積し、且つ接点区域の画成後表面全体に例
えばアルミニウムの導電層を堆積してゲート電極１３お
よびソース電極Ｓを形成し得るようにする。
【００２４】上述したように、本発明集積化構体保護装
置によればパワーMOS 装置を製造する従来の処理工程に
対し追加の工程を必要としないこともちろんである。
【００２５】また、接合ダイオード９がｐ／ｎ+ 接合か
ら得られるため、降伏電圧値はほぼ１０Ｖとなり、従っ
て、ダイオード９の陽極を形成するｐ型本体領域１１を
囲む深いｐ+ 型本体領域１０によってダイオード９の直
列抵抗を低減する。
【００２６】また、装置全体の凹凸も増大する。その理
由はこれによって（ドーピングが領域１１のドーピング
よりも充分に高い）反転層が形成されるのを防止するか
らである。領域１０ダイオード９の陽極に対する接点領
域として用いる。
【００２７】当業者にとって明らかなように、本発明に
よる集積化構体保護装置は、単にｐ型の高ドープ基板で
処理を開始し、その上に前述したエピタキシヤル層３と
同様のｎ型エピタキシヤル層を成長させるだけで絶縁ゲ
ートバイポーラトランジスタ（ＩＧＢＴ）を静電放電
（ＥＳＤ）から保護するために用いることもできる。
【００２８】また、本発明をｐチャネル装置に適用する
こともできる。この場合にはｎ型領域の代わりにｐ型領
域を用いるかまたはその逆とするとともにソースおよび
ゲート電極に対するダイオード接続を逆とする必要があ
る。
【００２９】実験結果から明らかなように、本発明集積
化構体保護装置はパワーMOS 装置を１６ＫＶまでの静電
放電から保護するのに好適である。
【図面の簡単な説明】
【図１】本発明集積化構体保護装置の第１例を示す断面
図である。
【図２】図１に示す集積化構体保護装置の平面図であ
る。
【図３】本発明集積化構体保護装置の第２例を示す断面
図である。
【図４】図３に示す集積化構体保護装置の平面図であ
る。
【図５】本発明の第２例の集積化構体保護装置の製造処
理の中間工程を示す断面図である。
【図６】本発明の第２例の集積化構体保護装置の製造処
理の中間工程を示す断面図である。
【図７】本発明の第２例の集積化構体保護装置の製造処
理の中間工程を示す断面図である。
【図８】本発明の第２例の集積化構体保護装置の製造処
理の中間工程を示す断面図である。
【図９】本発明の第２例の集積化構体保護装置の製造処
理の中間工程を示す断面図である。
【図１０】本発明の第２例の集積化構体保護装置の製造
処理の中間工程を示す断面図である。
【図１１】図１および図３に示す集積化構体保護装置の
等価回路を示す回路図である。
【符号の説明】
１ セル ２ 基板 ３ エピタキシヤル層 ４ 深い高ドープ領域 ５ 横方向チャネル領域 ６ 高ドープソース領域 ７ 多結晶珪素ゲート層 ８ 肉薄ゲート酸化物層 ９ 接合ダイオード １０ 深い高ドープ環状本体領域 １１ ドープ本体領域 １２ 高ドープ陰極領域 １３ ゲート電極 １４ フィールド酸化物層 １５ 重畳導電層 １６ 絶縁誘電体層 １７ ゲート領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラファエル ザンブラノ イタリア国 カターニア 95037 サン ジョバンニ ラ プンタ ビア デュカ ダオスタ 43ア

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 上側にMOS パワー装置が形成される半導
    体材料の基板（２）上に形成された接合ダイオード
    （９）を具え、この接合ダイオード（９）はMOSパワー
    装置のゲート層（７）に接続され且つ基板（２）の頂面
    から第２の反対導電型のドープされた本体領域（１１）
    内に延在する第１導電型の高ドープ領域（１２）より成
    る第１電極を有し、前記本体領域（１１）は接合ダイオ
    ード（９）の第２電極を表わすとともに前記頂面から基
    板（２）内に延在するようにしたMOS パワー装置を保護
    する集積化構体保護装置において、前記本体領域（１
    １）を囲んで第２の導電型の高ドープされた環状の深い
    本体領域（１０）を設けるとともにこれをMOS パワー装
    置のソース領域（６）の接続するようにしたことを特徴
    とする集積化構体保護装置。
  2. 【請求項２】 前記深い本体領域（１０）は前記MOS パ
    ワー装置のソース領域（６）から物理的に離間して設置
    し、且つこれら領域間の接続はソース電極（Ｓ）を表わ
    す重畳導電層（１５）によって達成するようにしたこと
    を特徴とする請求項１に記載の集積化構体保護装置。
  3. 【請求項３】 前記MOS パワー装置のソース領域（６）
    の少なくとも１つを接合ダイオード（９）の前記深い本
    体領域（１０）内に部分的に囲むようにしたことを特徴
    とする請求項１に記載の集積化構体保護装置。
  4. 【請求項４】 前記MOS パワー装置は、各々が第２導電
    型の高ドープされた深い領域（４）と、第２導電型の少
    なくとも１つの横方向チャネル領域（５）と、前記深い
    領域（４）内に設けられ前記横方向チャネル領域（５）
    内に延在する第１導電型の少なくとも１つの高ドープソ
    ース領域（６）と、前記チャネル領域（５）上に重畳さ
    れ且つ前記ソース領域（６）上に延在されたゲート酸化
    物薄層（８）により前記基板（２）の表面から分離され
    たポリシリコンゲート層（７）とを具える複数のセル
    （１）によって形成し、前記接合ダイオード（９）の深
    い本体領域（１０）は、これによって前記セル（１）の
    少なくとも１つの深い領域（４）をも表わすとともにセ
    ル（１）のソース領域（６）を含むようにしたことを特
    徴とする請求項３に記載の集積化構体保護装置。
  5. 【請求項５】 前記第１導電型の領域（３，６，１２）
    はドナー不純物でドープされた半導体領域とし、前記第
    ２導電型の領域（４，５，１０，１１）はアクセプタ不
    純物でドープされた半導体領域としたことを特徴とする
    請求項１〜４の何れかの項に記載の集積化構体保護装
    置。
  6. 【請求項６】 前記高ドープ領域（１２）を半導体材料
    のｎ+ 型領域としたことを特徴とする請求項５に記載の
    集積化構体保護装置。
  7. 【請求項７】 前記本体領域（１１）を半導体材料のｐ
    型領域としたことを特徴とする請求項５に記載の集積化
    構体保護装置。
  8. 【請求項８】 前記深い本体領域（１０）を半導体材料
    のｐ+ 型領域としたことを特徴とする請求項５に記載の
    集積化構体保護装置。
  9. 【請求項９】 前記第１導電型の領域（３，６，１２）
    は（アクセプタ）不純物でドープされた半導体領域と
    し、前記第２導電型の領域（４，５，１０，１１）は
    （ドナー）不純物でドープされた半導体領域としたこと
    を特徴とする請求項１〜４の何れかの項に記載の集積化
    構体保護装置。
  10. 【請求項１０】 前記高ドープ領域（１２）を半導体材
    料のｐ+ 型領域としたことを特徴とする請求項９に記載
    の集積化構体保護装置。
  11. 【請求項１１】 前記本体領域（１１）を半導体材料の
    ｎ型領域としたことを特徴とする請求項９に記載の集積
    化構体保護装置。
  12. 【請求項１２】 前記深い本体領域（１０）を半導体材
    料のｎ+ 型領域としたことを特徴とする請求項９に記載
    の集積化構体保護装置。
  13. 【請求項１３】 前記基板（２）を第１導電型の半導体
    材料で形成することを特徴とする請求項１〜１２の何れ
    かの項に記載の集積化構体保護装置。
  14. 【請求項１４】 前記基板（２）を第２導電型の半導体
    材料で形成することを特徴とする請求項１〜１２の何れ
    かの項に記載の集積化構体保護装置。
JP6080507A 1993-04-21 1994-04-19 集積化構体保護装置 Pending JPH0715006A (ja)

Applications Claiming Priority (2)

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EP93830169A EP0621636B1 (en) 1993-04-21 1993-04-21 Integrated structure protection device for the protection of logic-level power MOS devices against electro static discharges
IT93830169:4 1993-04-21

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ID=8215150

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JP6080507A Pending JPH0715006A (ja) 1993-04-21 1994-04-19 集積化構体保護装置

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US (1) US5426320A (ja)
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JP (1) JPH0715006A (ja)
DE (1) DE69325645T2 (ja)

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