JPH0697802A - 集積回路のｍｏｓトランジスタによる入力回路 - Google Patents
集積回路のｍｏｓトランジスタによる入力回路Info
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- JPH0697802A JPH0697802A JP4244898A JP24489892A JPH0697802A JP H0697802 A JPH0697802 A JP H0697802A JP 4244898 A JP4244898 A JP 4244898A JP 24489892 A JP24489892 A JP 24489892A JP H0697802 A JPH0697802 A JP H0697802A
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Abstract
(57)【要約】
【目的】 本発明は、集積回路のＭＯＳトランジスタに
よる入力回路に関し、消費電力を節減し、しかも集積度
の向上を阻害しないことを目的とする。 【構成】 ゲートが入力点ＩＮに直結しソースがアース
ＧＮＤに直結しドレーンが出力点ＯＵＴに直結したＮＭ
ＯＳつまりＮＭ・１と、ソースが電圧源ＶSSに直結しド
レーンが記出力点ＯＵＴに直結したＰＭＯＳつまりＰＭ
・１とで構成する集積回路のＭＯＳトランジスタによる
入力回路において、参照ＰＭＯＳつまりＰＭ・Ｒと、定
電流源ＣＣとを具備し、参照ＰＭＯＳつまりＰＭ・Ｊの
ソースを電圧源ＶSSに直結するとともにそのゲートとド
レーンとを参照直結点Ｇで直結し、参照直結点ＧをＰＭ
ＯＳつまりＰＭ・１のゲートと定電流源ＣＣの一端とに
同時に直結し、定電流源ＣＣの他端をアースＧＮＤに直
結する。また半導体能動素子ＳＡと、導通状態保持回路
ＯＮとを具備し、ＮＭＯＳつまりＮＭ・１のソースとア
ースＧＮＤとの間の直結に代わって半導体能動素子ＳＡ
を挿入し、半導体能動素子ＳＡと電圧源ＶSSとの間に導
通状態保持回路ＯＮを挿入する。
よる入力回路に関し、消費電力を節減し、しかも集積度
の向上を阻害しないことを目的とする。 【構成】 ゲートが入力点ＩＮに直結しソースがアース
ＧＮＤに直結しドレーンが出力点ＯＵＴに直結したＮＭ
ＯＳつまりＮＭ・１と、ソースが電圧源ＶSSに直結しド
レーンが記出力点ＯＵＴに直結したＰＭＯＳつまりＰＭ
・１とで構成する集積回路のＭＯＳトランジスタによる
入力回路において、参照ＰＭＯＳつまりＰＭ・Ｒと、定
電流源ＣＣとを具備し、参照ＰＭＯＳつまりＰＭ・Ｊの
ソースを電圧源ＶSSに直結するとともにそのゲートとド
レーンとを参照直結点Ｇで直結し、参照直結点ＧをＰＭ
ＯＳつまりＰＭ・１のゲートと定電流源ＣＣの一端とに
同時に直結し、定電流源ＣＣの他端をアースＧＮＤに直
結する。また半導体能動素子ＳＡと、導通状態保持回路
ＯＮとを具備し、ＮＭＯＳつまりＮＭ・１のソースとア
ースＧＮＤとの間の直結に代わって半導体能動素子ＳＡ
を挿入し、半導体能動素子ＳＡと電圧源ＶSSとの間に導
通状態保持回路ＯＮを挿入する。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路のＭＯＳトラ
ンジスタによる入力回路に関する。近年、ノートパソコ
ン、コードレス電話等、携帯用製品の需要が伸びている
が、一方販売競争も激しく、携帯用製品の使用時間の長
期化が渇望されている。
ンジスタによる入力回路に関する。近年、ノートパソコ
ン、コードレス電話等、携帯用製品の需要が伸びている
が、一方販売競争も激しく、携帯用製品の使用時間の長
期化が渇望されている。
【０００２】そのため、内蔵電池を消費する集積回路の
中でも特に最初段部にある入力回路の低消費電力化が必
須とされている。
中でも特に最初段部にある入力回路の低消費電力化が必
須とされている。
【０００３】
【従来の技術】以下、従来の技術について説明する。図
８は、従来技術による集積回路のＭＯＳトランジスタに
よる入力回路の一例を示す。
８は、従来技術による集積回路のＭＯＳトランジスタに
よる入力回路の一例を示す。
【０００４】同図中、ＶSSは電圧源、ＧＮＤはアース
で、ＩＮは入力点、ＯＵＴは出力点、ＰＭはＰチャネル
ＭＯＳトランジスタ（以下、ＰＭＯＳと略称する。）
で、ＮＭはＮチャネルＭＯＳトランジスタ（以下、ＮＭ
ＯＳと略称する。）である。
で、ＩＮは入力点、ＯＵＴは出力点、ＰＭはＰチャネル
ＭＯＳトランジスタ（以下、ＰＭＯＳと略称する。）
で、ＮＭはＮチャネルＭＯＳトランジスタ（以下、ＮＭ
ＯＳと略称する。）である。
【０００５】図示のとおり、ＰＭＯＳとＮＭＯＳとが対
になって１段の回路を構成しているが、もちろん２段あ
るいはそれ以上の段数で構成してもよい。いま、入力点
ＩＮから高論理レベル（以下、“Ｈ”と略記する。）、
あるいは低論理レベル（以下、“Ｌ”と略記する。）の
信号が加わると、これが反転して出力点ＯＵＴからは、
それぞれ“Ｌ”あるいは“Ｈ”の信号が送出される。す
なわち、論理的にはインバータとして機能する。
になって１段の回路を構成しているが、もちろん２段あ
るいはそれ以上の段数で構成してもよい。いま、入力点
ＩＮから高論理レベル（以下、“Ｈ”と略記する。）、
あるいは低論理レベル（以下、“Ｌ”と略記する。）の
信号が加わると、これが反転して出力点ＯＵＴからは、
それぞれ“Ｌ”あるいは“Ｈ”の信号が送出される。す
なわち、論理的にはインバータとして機能する。
【０００６】２段構成の回路では、これがさらに反転す
るので、送出されるのは入力信号と同じ論理レベルの増
幅出力信号である。つまり、段数が奇数の場合は増幅イ
ンバータとなり、偶数の場合は単なる増幅回路となる。
るので、送出されるのは入力信号と同じ論理レベルの増
幅出力信号である。つまり、段数が奇数の場合は増幅イ
ンバータとなり、偶数の場合は単なる増幅回路となる。
【０００７】さて図８の入力回路では、入力信号の振幅
がダイナミックレンジ（動作範囲）一杯に、かつ高速で
変化する場合は比較的問題ないが、変化幅が小さい場
合、あるいは低速で変化する場合には大電流が流れ、大
きな問題となる。
がダイナミックレンジ（動作範囲）一杯に、かつ高速で
変化する場合は比較的問題ないが、変化幅が小さい場
合、あるいは低速で変化する場合には大電流が流れ、大
きな問題となる。
【０００８】この大電流を貫通電流と称し、数百μＡに
達するが、以下、その理由について説明する。図９は、
信号振幅の時間的変化を示す第１のタイムチャートであ
る。
達するが、以下、その理由について説明する。図９は、
信号振幅の時間的変化を示す第１のタイムチャートであ
る。
【０００９】同図中、振幅Ｖ軸上のＶDYN はダイナミッ
クレンジの最大値を示し、破線の波形はその振幅がダイ
ナミックレンジ一杯に変化する信号を、また実線の波形
はその振幅の変化幅が小さい信号を示している。ＶDYN
の実例は５Ｖであり、また振幅の変化幅が小さい信号の
実例は、ダイナミックレンジ０Ｖ〜５Ｖに対して０．８
Ｖ〜２．５Ｖである。
クレンジの最大値を示し、破線の波形はその振幅がダイ
ナミックレンジ一杯に変化する信号を、また実線の波形
はその振幅の変化幅が小さい信号を示している。ＶDYN
の実例は５Ｖであり、また振幅の変化幅が小さい信号の
実例は、ダイナミックレンジ０Ｖ〜５Ｖに対して０．８
Ｖ〜２．５Ｖである。
【００１０】図８の現実の回路には、ＰＭとＮＭとが同
時に導通状態（以下、オンと呼ぶ。）となってしまう入
力電圧範囲が存在する。これが図９中の点線ＶL と点線
ＶHの間の範囲、すなわちＶL ＜Ｖ＜ＶH の範囲であっ
て、貫通電流の発生する原因となっている。ＶL および
ＶH の実例は、それぞれ１．５Ｖおよび３．５Ｖであ
る。
時に導通状態（以下、オンと呼ぶ。）となってしまう入
力電圧範囲が存在する。これが図９中の点線ＶL と点線
ＶHの間の範囲、すなわちＶL ＜Ｖ＜ＶH の範囲であっ
て、貫通電流の発生する原因となっている。ＶL および
ＶH の実例は、それぞれ１．５Ｖおよび３．５Ｖであ
る。
【００１１】貫通電流は、時間ｔ軸上、破線の信号では
Δｔa1＋Δｔa2の、きわめて短時間しか流れないのでほ
とんど問題ないが、実線の信号ではΔｔa のように長時
間流れるので、消費電力上大きな問題となる。
Δｔa1＋Δｔa2の、きわめて短時間しか流れないのでほ
とんど問題ないが、実線の信号ではΔｔa のように長時
間流れるので、消費電力上大きな問題となる。
【００１２】つぎに図１０は、信号振幅の時間的変化を
示す第２のタイムチャートである。同図中、ＶDYN ，Ｖ
L ，ＶH 等については図９と同じで、破線の波形は変化
速度の高い信号を示し、実線の波形は変化速度の低い信
号を示している。
示す第２のタイムチャートである。同図中、ＶDYN ，Ｖ
L ，ＶH 等については図９と同じで、破線の波形は変化
速度の高い信号を示し、実線の波形は変化速度の低い信
号を示している。
【００１３】貫通電流は、破線の信号ではΔｔb1＋Δｔ
b4の、きわめて短時間しか流れないのでほとんど問題な
いが、実線の信号ではΔｔb2＋Δｔb3（≫Δｔb1＋Δｔ
b4）のように長時間流れるので、消費電力上大きな問題
となる。
b4の、きわめて短時間しか流れないのでほとんど問題な
いが、実線の信号ではΔｔb2＋Δｔb3（≫Δｔb1＋Δｔ
b4）のように長時間流れるので、消費電力上大きな問題
となる。
【００１４】貫通電流は、消費電力を増やすだけでな
く、電源配線やアース配線に脈動する電圧降下を発生
し、雑音の原因となる。図１１は、上述の有害な貫通電
流を減少するよう工夫された従来の入力回路を示す。
く、電源配線やアース配線に脈動する電圧降下を発生
し、雑音の原因となる。図１１は、上述の有害な貫通電
流を減少するよう工夫された従来の入力回路を示す。
【００１５】同図中、Ｒ1 およびＲ2 はともに数百ｋΩ
の抵抗で、それ以外は図８と全く同じである。これらの
高抵抗Ｒ1 およびＲ2 の挿入により、貫通電流は一応抑
えることがでのる。
の抵抗で、それ以外は図８と全く同じである。これらの
高抵抗Ｒ1 およびＲ2 の挿入により、貫通電流は一応抑
えることがでのる。
【００１６】
【発明が解決しようとする課題】しかしながら、上述の
ように高抵抗を挿入することは、回路全体の電力効率を
低下させるだけでなく、寸法的にチップの面積を増し、
集積度の向上を阻害する難点がある。
ように高抵抗を挿入することは、回路全体の電力効率を
低下させるだけでなく、寸法的にチップの面積を増し、
集積度の向上を阻害する難点がある。
【００１７】したがって本発明の目的は、上述のような
従来技術の難点を除き、消費電力が節減され、しかも集
積度の向上が阻害されることのない集積回路のＭＯＳト
ランジスタによる入力回路を提供する点にある。
従来技術の難点を除き、消費電力が節減され、しかも集
積度の向上が阻害されることのない集積回路のＭＯＳト
ランジスタによる入力回路を提供する点にある。
【００１８】
【課題を解決するための手段】図１は、本発明の原理を
示す回路構成図である。同図中、ＶSSは電圧源、ＧＮＤ
はアース、でＰＭ・１，ＮＭ・１およびＤ・１は、第１
段目のそれぞれＰＭＯＳ，ＮＭＯＳおよび第１段目の単
一段出力点である。また、ＰＭ・Ｊ−１，ＮＭ・Ｊ−１
およびＤ・Ｊ−１は、第Ｊ−１段目のそれぞれＰＭＯ
Ｓ，ＮＭＯＳおよび第Ｊ−１段目の出力点で、ＰＭ・
Ｊ，ＮＭ・ＪおよびＤ・ＪすなわちＯＵＴは、第Ｊ段目
のそれぞれＰＭＯＳ，ＮＭＯＳおよび第Ｊ段目の出力点
すなわち全回路出力点である。
示す回路構成図である。同図中、ＶSSは電圧源、ＧＮＤ
はアース、でＰＭ・１，ＮＭ・１およびＤ・１は、第１
段目のそれぞれＰＭＯＳ，ＮＭＯＳおよび第１段目の単
一段出力点である。また、ＰＭ・Ｊ−１，ＮＭ・Ｊ−１
およびＤ・Ｊ−１は、第Ｊ−１段目のそれぞれＰＭＯ
Ｓ，ＮＭＯＳおよび第Ｊ−１段目の出力点で、ＰＭ・
Ｊ，ＮＭ・ＪおよびＤ・ＪすなわちＯＵＴは、第Ｊ段目
のそれぞれＰＭＯＳ，ＮＭＯＳおよび第Ｊ段目の出力点
すなわち全回路出力点である。
【００１９】なおＳＡは、ＣＳをキャリヤ受出し先電
極、ＢＧをキャリヤ制御電極、ＥＤをキャリヤ供給源電
極とする半導体能動素子で、ＯＮは前記半導体能動素子
（ＳＡ）を導通状態に保持するための導通状態保持回路
であり、ともに請求項２で用いるが、請求項１では用い
ずＮＭ・１のソースとアースとの間は直結されている。
極、ＢＧをキャリヤ制御電極、ＥＤをキャリヤ供給源電
極とする半導体能動素子で、ＯＮは前記半導体能動素子
（ＳＡ）を導通状態に保持するための導通状態保持回路
であり、ともに請求項２で用いるが、請求項１では用い
ずＮＭ・１のソースとアースとの間は直結されている。
【００２０】既述の目的を達成するため、本発明は、図
１に示すように下記の構成とする。すなわち、請求項１
では、ゲートが入力点ＩＮに直結しソースがアースＧＮ
Ｄに直結しドレーンが単一段出力点Ｄ・１→ＯＵＴに直
結したＮチャネルＭＯＳトランジスタＮＭ・１と、ソー
スが電圧源ＶSSに直結しドレーンが前記単一段出力点Ｄ
・１→ＯＵＴに直結したＰチャネルＭＯＳトランジスタ
ＰＭ・１とが対で構成する単一段の集積回路のＭＯＳト
ランジスタによる入力回路、あるいは第１段目の前記単
一段の入力回路にゲートが前段第Ｊ−１段の出力点Ｄ・
Ｊ−１に直結しソースがアースＧＮＤに直結しドレーン
が自段第Ｊ段の出力点Ｄ・Ｊ→ＯＵＴに直結した複数番
目の第ＪＮチャネルＭＯＳトランジスタＮＭ・Ｊと、ソ
ースが電圧源ＶSSに直結しドレーンが前記の自段第Ｊ段
の出力点Ｄ・Ｊに直結した複数番目の第ＪＰチャネルＭ
ＯＳトランジスタＰＭ・Ｊとが対で構成される複数番目
の第Ｊ集積回路を付加した複数段Ｊ段の集積回路のＭＯ
Ｓトランジスタによる入力回路において、参照Ｐチャネ
ルＭＯＳトランジスタＰＭ・Ｒと、定電流源ＣＣとを具
備し、前記参照ＰチャネルＭＯＳトランジスタＰＭ・Ｊ
のソースを前記電圧源ＶSSに直結するとともにそのゲー
トとドレーンとを参照直結点Ｇで直結し、前記参照直結
点Ｇを前記第１番目のＰチャネルＭＯＳトランジスタＰ
Ｍ・１のゲートと、あるいは前記複数Ｊ個のＰチャネル
ＭＯＳトランジスタＰＭ・１ないしＰＭ・Ｊのゲートの
全てと前記定電流源ＣＣの一端とに同時に直結し、前記
定電流源ＣＣの他端をアースＧＮＤに直結する。
１に示すように下記の構成とする。すなわち、請求項１
では、ゲートが入力点ＩＮに直結しソースがアースＧＮ
Ｄに直結しドレーンが単一段出力点Ｄ・１→ＯＵＴに直
結したＮチャネルＭＯＳトランジスタＮＭ・１と、ソー
スが電圧源ＶSSに直結しドレーンが前記単一段出力点Ｄ
・１→ＯＵＴに直結したＰチャネルＭＯＳトランジスタ
ＰＭ・１とが対で構成する単一段の集積回路のＭＯＳト
ランジスタによる入力回路、あるいは第１段目の前記単
一段の入力回路にゲートが前段第Ｊ−１段の出力点Ｄ・
Ｊ−１に直結しソースがアースＧＮＤに直結しドレーン
が自段第Ｊ段の出力点Ｄ・Ｊ→ＯＵＴに直結した複数番
目の第ＪＮチャネルＭＯＳトランジスタＮＭ・Ｊと、ソ
ースが電圧源ＶSSに直結しドレーンが前記の自段第Ｊ段
の出力点Ｄ・Ｊに直結した複数番目の第ＪＰチャネルＭ
ＯＳトランジスタＰＭ・Ｊとが対で構成される複数番目
の第Ｊ集積回路を付加した複数段Ｊ段の集積回路のＭＯ
Ｓトランジスタによる入力回路において、参照Ｐチャネ
ルＭＯＳトランジスタＰＭ・Ｒと、定電流源ＣＣとを具
備し、前記参照ＰチャネルＭＯＳトランジスタＰＭ・Ｊ
のソースを前記電圧源ＶSSに直結するとともにそのゲー
トとドレーンとを参照直結点Ｇで直結し、前記参照直結
点Ｇを前記第１番目のＰチャネルＭＯＳトランジスタＰ
Ｍ・１のゲートと、あるいは前記複数Ｊ個のＰチャネル
ＭＯＳトランジスタＰＭ・１ないしＰＭ・Ｊのゲートの
全てと前記定電流源ＣＣの一端とに同時に直結し、前記
定電流源ＣＣの他端をアースＧＮＤに直結する。
【００２１】また請求項２では、上述の集積回路のＭＯ
Ｓトランジスタによる入力回路において、半導体能動素
子ＳＡと、導通状態保持回路ＯＮとを具備し、前記第１
段目のＮチャネルＭＯＳトランジスタＮＭ・１のソース
とアースＧＮＤとの間の直結を切断し、これに代わって
前記第１段目のＮチャネルＭＯＳトランジスタＮＭ・１
のソースに前記半導体能動素子ＳＡのキャリヤ受出し先
電極ＣＳとキャリヤ制御電極ＢＧとを同時に直結すると
ともにアースにキャリヤ供給源電極ＥＤを直結し、電圧
源ＶSSと前記半導体能動素子ＳＡとの間に前記導通状態
保持回路ＯＮを接続して前記半導体能動素子ＳＡの導通
状態を保持する。
Ｓトランジスタによる入力回路において、半導体能動素
子ＳＡと、導通状態保持回路ＯＮとを具備し、前記第１
段目のＮチャネルＭＯＳトランジスタＮＭ・１のソース
とアースＧＮＤとの間の直結を切断し、これに代わって
前記第１段目のＮチャネルＭＯＳトランジスタＮＭ・１
のソースに前記半導体能動素子ＳＡのキャリヤ受出し先
電極ＣＳとキャリヤ制御電極ＢＧとを同時に直結すると
ともにアースにキャリヤ供給源電極ＥＤを直結し、電圧
源ＶSSと前記半導体能動素子ＳＡとの間に前記導通状態
保持回路ＯＮを接続して前記半導体能動素子ＳＡの導通
状態を保持する。
【００２２】
【作用】本発明の原理的回路構成を示す図１において、
参照ＰＭＯＳつまりＰＭ・Ｒと、定電流源ＣＣとを具備
し、この参照ＰＭＯＳつまりＰＭ・Ｒのソースを電圧源
ＶSSに直結するとともにそのゲートとドレーンとを参照
直結点Ｇで直結し、この参照直結点Ｇを前記第１段目の
ＰＭＯＳつまりＰＭ・１のゲートと前記定電流源ＣＣの
一端とに同時に直結し、前記定電流源ＣＣの他端をアー
スＧＮＤに直結する回路構成は、明らかに参照ＰＭＯＳ
つまりＰＭ・Ｒおよび定電流源ＣＣを参照回路とし、前
記第１のＰＭＯＳつまりＰＭ・１をミラー電流回路とす
るカレントミラー回路の構成そのものである。
参照ＰＭＯＳつまりＰＭ・Ｒと、定電流源ＣＣとを具備
し、この参照ＰＭＯＳつまりＰＭ・Ｒのソースを電圧源
ＶSSに直結するとともにそのゲートとドレーンとを参照
直結点Ｇで直結し、この参照直結点Ｇを前記第１段目の
ＰＭＯＳつまりＰＭ・１のゲートと前記定電流源ＣＣの
一端とに同時に直結し、前記定電流源ＣＣの他端をアー
スＧＮＤに直結する回路構成は、明らかに参照ＰＭＯＳ
つまりＰＭ・Ｒおよび定電流源ＣＣを参照回路とし、前
記第１のＰＭＯＳつまりＰＭ・１をミラー電流回路とす
るカレントミラー回路の構成そのものである。
【００２３】公知のように、ミラー電流回路の前記第１
段目のＰＭＯＳつまりＰＭ・１のゲートと、参照回路の
前記参照ＰＭＯＳつまりＰＭ・Ｒのゲートとドレーンと
が参照直結点Ｇで直結されており、この接続が簡単では
あるがカレントミラー回路の重要なポイントである。
段目のＰＭＯＳつまりＰＭ・１のゲートと、参照回路の
前記参照ＰＭＯＳつまりＰＭ・Ｒのゲートとドレーンと
が参照直結点Ｇで直結されており、この接続が簡単では
あるがカレントミラー回路の重要なポイントである。
【００２４】カレントミラー回路は高性能の定電流回路
で、ミラー電流回路の前記第１段目のＰＭＯＳつまりＰ
Ｍ・１のドレーン電流ＩPM・1は、参照回路の電流すなわ
ち定電流回路の電流ＩCCと全く等しいかその定数倍に等
しい。
で、ミラー電流回路の前記第１段目のＰＭＯＳつまりＰ
Ｍ・１のドレーン電流ＩPM・1は、参照回路の電流すなわ
ち定電流回路の電流ＩCCと全く等しいかその定数倍に等
しい。
【００２５】したがって、前記定電流ＩCCをきわめて小
さい値、実例として１μＡ、に選定しておけば、振幅の
変化幅が小さい信号や変化速度の低い信号等、従来貫通
電流の見地から忌避されて来た信号が印加されても、貫
通電流はもちろん実例として前記１μＡ以上の電流が流
れることはなく、消費電流の逓減および雑音の防止にき
わめて大きな効果がある。
さい値、実例として１μＡ、に選定しておけば、振幅の
変化幅が小さい信号や変化速度の低い信号等、従来貫通
電流の見地から忌避されて来た信号が印加されても、貫
通電流はもちろん実例として前記１μＡ以上の電流が流
れることはなく、消費電流の逓減および雑音の防止にき
わめて大きな効果がある。
【００２６】上述の効果は、前記参照直結点（Ｇ）を前
記第１番目のＰＭＯＳつまりＰＭ・１を含めた複数Ｊ個
のＰＭＯＳつまりＰＭ・１ないしＰＭ・Ｊのゲートの全
てと前記定電流源ＣＣの一端とに同時に直結し、前記定
電流源ＣＣの他端をアース（ＧＮＤ）に直結した場合も
同様である。
記第１番目のＰＭＯＳつまりＰＭ・１を含めた複数Ｊ個
のＰＭＯＳつまりＰＭ・１ないしＰＭ・Ｊのゲートの全
てと前記定電流源ＣＣの一端とに同時に直結し、前記定
電流源ＣＣの他端をアース（ＧＮＤ）に直結した場合も
同様である。
【００２７】すなわち、前記定電流ＩCCをきわめて小さ
い値、実例として１μＡ、に選定しておけば、既述のよ
うに従来貫通電流の見地から忌避されて来た信号が印加
されても、前記複数Ｊ個のＰＭＯＳつまりＰＭ・１ない
しＰＭ・Ｊの全ドレーン電流の総和として前記１μＡ以
上の電流が流れることはない。
い値、実例として１μＡ、に選定しておけば、既述のよ
うに従来貫通電流の見地から忌避されて来た信号が印加
されても、前記複数Ｊ個のＰＭＯＳつまりＰＭ・１ない
しＰＭ・Ｊの全ドレーン電流の総和として前記１μＡ以
上の電流が流れることはない。
【００２８】さらに、このＰＭ・１ないしＰＭ・Ｊの複
数Ｊ個のＰＭＯＳによる回路の場合は、複数段Ｊ段の増
幅回路を構成するので、段を追う毎に信号振幅の時間的
変化率が急増し、すなわち図１０におけるΔｔb が急減
して、消費電流の逓減および雑音の防止に一層の効果を
上げることができる。
数Ｊ個のＰＭＯＳによる回路の場合は、複数段Ｊ段の増
幅回路を構成するので、段を追う毎に信号振幅の時間的
変化率が急増し、すなわち図１０におけるΔｔb が急減
して、消費電流の逓減および雑音の防止に一層の効果を
上げることができる。
【００２９】つぎに請求項２では、半導体能動素子ＳＡ
と、導通状態保持回路ＯＮとを具備し、前記第１段目の
ＮＭＯＳつまりＮＭ・１のソースとアースＧＮＤとの間
の直結を切断し、これに代わって前記第１段目のＮＭＯ
ＳつまりＮＭ・１のソースに、前記半導体能動素子ＳＡ
のキャリヤ受出し先電極ＣＳとキャリヤ制御電極ＢＧと
を同時に直結するとともにアースにキャリヤ供給源電極
ＥＤを直結し、電圧源ＶSSと前記半導体能動素子ＳＡと
の間に前記導通状態保持回路ＯＮを接続して前記半導体
能動素子ＳＡの導通状態を保持する。
と、導通状態保持回路ＯＮとを具備し、前記第１段目の
ＮＭＯＳつまりＮＭ・１のソースとアースＧＮＤとの間
の直結を切断し、これに代わって前記第１段目のＮＭＯ
ＳつまりＮＭ・１のソースに、前記半導体能動素子ＳＡ
のキャリヤ受出し先電極ＣＳとキャリヤ制御電極ＢＧと
を同時に直結するとともにアースにキャリヤ供給源電極
ＥＤを直結し、電圧源ＶSSと前記半導体能動素子ＳＡと
の間に前記導通状態保持回路ＯＮを接続して前記半導体
能動素子ＳＡの導通状態を保持する。
【００３０】一般に半導体能動素子には、ここで定義す
る少なくとも３種の電極が具備されている。その第１は
キャリヤ（電子や正孔等の電気伝導担体を指す。）の供
給源となるキャリヤ供給源電極で、たとえばトランジス
タのエミッタやＦＥＴのソース等がこれに該当する。第
２はキャリヤの受出し先となるキャリヤ受出し先電極
で、たとえばトランジスのコレクタやＦＥＴのドレーン
等がこれに該当する。第３はキャリヤの伝達量を制御す
るキャリヤ制御電極で、たとえばトランジスタのベース
やＦＥＴのゲート等がこれに該当する。
る少なくとも３種の電極が具備されている。その第１は
キャリヤ（電子や正孔等の電気伝導担体を指す。）の供
給源となるキャリヤ供給源電極で、たとえばトランジス
タのエミッタやＦＥＴのソース等がこれに該当する。第
２はキャリヤの受出し先となるキャリヤ受出し先電極
で、たとえばトランジスのコレクタやＦＥＴのドレーン
等がこれに該当する。第３はキャリヤの伝達量を制御す
るキャリヤ制御電極で、たとえばトランジスタのベース
やＦＥＴのゲート等がこれに該当する。
【００３１】さて既述の接続によれば、前記半導体能動
素子ＳＡが導通状態に保持されている限り、前記第１段
目のＮＭＯＳつまりＮＭ・１のソースとアースとの間に
は常時ＶBG-ED の電圧が挿入される。ＶBG-ED の実例は
約０．７Ｖである。
素子ＳＡが導通状態に保持されている限り、前記第１段
目のＮＭＯＳつまりＮＭ・１のソースとアースとの間に
は常時ＶBG-ED の電圧が挿入される。ＶBG-ED の実例は
約０．７Ｖである。
【００３２】従来は、この部分が短絡されていたのでＶ
BG-ED ＝０Ｖであり、前記第１段目のＮＭＯＳつまりＮ
Ｍ・１の導通時のゲートとソースとの間の電位差ＶG-S
は、ＶG-S ≒０．７Ｖであったので、ＮＭ・１のスレッ
ショルドは約０．７Ｖであった。
BG-ED ＝０Ｖであり、前記第１段目のＮＭＯＳつまりＮ
Ｍ・１の導通時のゲートとソースとの間の電位差ＶG-S
は、ＶG-S ≒０．７Ｖであったので、ＮＭ・１のスレッ
ショルドは約０．７Ｖであった。
【００３３】しかし、本発明の回路構成により、ＮＭ・
１のスレッショルドは、０．７Ｖ＋０．７Ｖ≒１．４Ｖ
と倍増する。このためＮＭ・１をオンに転ずるためのゲ
ート電圧が上昇する。これにより、一般的な論理レベル
（ＴＴＬコンパチブル）のしきい値と等しくなり、他の
論理ＩＣのインタフェースが容易になる効果が得られ
る。
１のスレッショルドは、０．７Ｖ＋０．７Ｖ≒１．４Ｖ
と倍増する。このためＮＭ・１をオンに転ずるためのゲ
ート電圧が上昇する。これにより、一般的な論理レベル
（ＴＴＬコンパチブル）のしきい値と等しくなり、他の
論理ＩＣのインタフェースが容易になる効果が得られ
る。
【００３４】
【実施例】以下、本発明の実施例を列挙する。図２は本
発明の第１の実施例を示す回路図である。
発明の第１の実施例を示す回路図である。
【００３５】この実施例では、図示のようにＰＭ・Ｓと
ＮＭ・Ｓとの対による単一段の入力回路に、参照ＰＭＯ
ＳつまりＰＭ・Ｒと定電流源ＣＣとを付加して、カレン
トミラー回路を形成している。
ＮＭ・Ｓとの対による単一段の入力回路に、参照ＰＭＯ
ＳつまりＰＭ・Ｒと定電流源ＣＣとを付加して、カレン
トミラー回路を形成している。
【００３６】図３は本発明の第２の実施例を示す回路図
である。この実施例では、図示のように、ＰＭ・ＳとＮ
Ｍ・Ｓとの対およびＰＭ・ＷとＮＭ・Ｗとの対の二重の
対による２段の入力回路に、参照ＰＭＯＳつまりＰＭ・
Ｒと定電流源ＣＣとを付加して、カレントミラー回路を
形成している。
である。この実施例では、図示のように、ＰＭ・ＳとＮ
Ｍ・Ｓとの対およびＰＭ・ＷとＮＭ・Ｗとの対の二重の
対による２段の入力回路に、参照ＰＭＯＳつまりＰＭ・
Ｒと定電流源ＣＣとを付加して、カレントミラー回路を
形成している。
【００３７】この実施例によれば、２段の増幅回路が形
成されるので、２段目の信号振幅の時間的変化率が高く
なり、消費電流の逓減および雑音の防止により効果があ
ることは、〔作用〕の項で述べたとおりである。
成されるので、２段目の信号振幅の時間的変化率が高く
なり、消費電流の逓減および雑音の防止により効果があ
ることは、〔作用〕の項で述べたとおりである。
【００３８】図４は本発明の第３の実施例を示す回路図
である。請求項２の本実施例では、第１段目のＮＭＯ
Ｓ、つまりＮＭ・１のスレッショルドを高めるための半
導体能動素子ＳＡの導通状態保持回路として、そのゲー
トをカレントミラー回路に接続され、ソースを電圧源Ｖ
SSに、ドレーンを前記半導体能動素子ＳＡのキャリヤ受
出し先電極ＣＳとキャリヤ制御電極ＢＧとに接続された
導通状態保持用ＰＭＯＳつまりＰＭ・ＯＮを用いてい
る。
である。請求項２の本実施例では、第１段目のＮＭＯ
Ｓ、つまりＮＭ・１のスレッショルドを高めるための半
導体能動素子ＳＡの導通状態保持回路として、そのゲー
トをカレントミラー回路に接続され、ソースを電圧源Ｖ
SSに、ドレーンを前記半導体能動素子ＳＡのキャリヤ受
出し先電極ＣＳとキャリヤ制御電極ＢＧとに接続された
導通状態保持用ＰＭＯＳつまりＰＭ・ＯＮを用いてい
る。
【００３９】ＰＭ・ＯＮのドレーンには常時ミラー電流
が引込まれ、したがってＰＭ・ＯＮも半導体能動素子Ｓ
Ａも常時導通状態にされるので、ＮＭ・１のスレッショ
ルドは、実例として約１．４Ｖという好適な値に高めら
れる。
が引込まれ、したがってＰＭ・ＯＮも半導体能動素子Ｓ
Ａも常時導通状態にされるので、ＮＭ・１のスレッショ
ルドは、実例として約１．４Ｖという好適な値に高めら
れる。
【００４０】図５は本発明の第４の実施例を示す回路図
である。この実施例では、図示のように、前記半導体能
動素子ＳＡとしてトランジスタＱを用いている。
である。この実施例では、図示のように、前記半導体能
動素子ＳＡとしてトランジスタＱを用いている。
【００４１】図６は本発明の第５の実施例を示す回路図
である。この実施例では、図示のように、前記半導体能
動素子ＳＡとしてもう１つのＮＭＯＳつまりＮＭ・ＳＡ
を用いている。
である。この実施例では、図示のように、前記半導体能
動素子ＳＡとしてもう１つのＮＭＯＳつまりＮＭ・ＳＡ
を用いている。
【００４２】図７は本発明の第６の実施例を示す回路図
である。この実施例は、図３に示した第２の実施例と、
図６に示した第５の実施例とを併用した回路である。す
なわち、２段の増幅回路とＮＭ・Ｓのスレッショルドを
高めるためのＮＭＯＳ、つまりＮＭ・Ｓとを合わせ持つ
ことにより、消費電流の逓減および雑音の防止に最大の
効果を発揮する。
である。この実施例は、図３に示した第２の実施例と、
図６に示した第５の実施例とを併用した回路である。す
なわち、２段の増幅回路とＮＭ・Ｓのスレッショルドを
高めるためのＮＭＯＳ、つまりＮＭ・Ｓとを合わせ持つ
ことにより、消費電流の逓減および雑音の防止に最大の
効果を発揮する。
【００４３】
【発明の効果】以上述べたように、本発明によれば、消
費電力が節減されるほか貫通電流に起因する雑音も軽減
され、しかもＭＯＳトランジスタ素子だけを接続した回
路構成であって、抵抗素子のように半導体製造技術によ
って製造する時大きな容積を要するものを使用しないか
ら、集積度の向上を阻害することのない集積回路のＭＯ
Ｓトランジスタによる入力回路が実現できる。
費電力が節減されるほか貫通電流に起因する雑音も軽減
され、しかもＭＯＳトランジスタ素子だけを接続した回
路構成であって、抵抗素子のように半導体製造技術によ
って製造する時大きな容積を要するものを使用しないか
ら、集積度の向上を阻害することのない集積回路のＭＯ
Ｓトランジスタによる入力回路が実現できる。
【図１】本発明の原理を示す回路構成図である。
【図２】本発明の第１の実施例を示す回路図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】本発明の第３の実施例を示す回路図である。
【図５】本発明の第４の実施例を示す回路図である。
【図６】本発明の第５の実施例を示す回路図である。
【図７】本発明の第６の実施例を示す回路図である。
【図８】従来の集積回路のＭＯＳトランジスタによる入
力回路の一例である。
力回路の一例である。
【図９】信号振幅の時間的変化を示す第１のタイムチャ
ートである。
ートである。
【図１０】信号振幅の時間的変化を示す第２のタイムチ
ャートである。
ャートである。
【図１１】貫通電流を抑えるための従来の入力回路の一
例である。
例である。
ＶSS 電圧源 ＧＮＤ アース ＰＭ・１ 第１段目のＰＭＯＳ ＮＭ・１ 第１段目のＮＭＯＳ Ｄ・１ 第１段目の単一段出力点 ＰＭ・Ｊ−１ 第Ｊ−１段目のＰＭＯＳ ＮＭ・Ｊ−１ 第Ｊ−１段目のＮＭＯＳ Ｄ・Ｊ−１ 第Ｊ−１段目の出力点 ＰＭ・Ｊ 第Ｊ段目のＰＭＯＳ ＮＭ・Ｊ 第Ｊ段目のＰＭＯＳ Ｄ・Ｊ（ＯＵＴ） 第Ｊ段目の出力点すなわち全回路出
力点 ＳＡ 半導体能動素子 ＯＮ 導通状態保持回路
力点 ＳＡ 半導体能動素子 ＯＮ 導通状態保持回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0185
Claims (2)
- 【請求項１】 ゲートが入力点（ＩＮ）に直結しソース
がアース（ＧＮＤ）に直結しドレーンが単一段出力点
（Ｄ・１→ＯＵＴ）に直結したＮチャネルＭＯＳトラン
ジスタ（ＮＭ・１）と、ソースが電圧源（ＶSS）に直結
しドレーンが前記単一段出力点（Ｄ・１→ＯＵＴ）に直
結したＰチャネルＭＯＳトランジスタ（ＰＭ・１）とが
対で構成される単一段の集積回路のＭＯＳトランジスタ
による入力回路、あるいは第１段目の前記単一段の入力
回路にゲートが前段（第Ｊ−１段）の出力点（Ｄ・Ｊ−
１）に直結しソースがアース（ＧＮＤ）に直結しドレー
ンが自段（第Ｊ段）の出力点（Ｄ・Ｊ→ＯＵＴ）に直結
した複数番目の（第Ｊ）ＮチャネルＭＯＳトランジスタ
（ＮＭ・Ｊ）と、ソースが電圧源（ＶSS）に直結しドレ
ーンが前記の自段（第Ｊ段）の出力点（Ｄ・Ｊ）に直結
した複数番目の（第Ｊ）ＰチャネルＭＯＳトランジスタ
（ＰＭ・Ｊ）とが対で構成される複数番目の（第Ｊ）集
積回路を付加した複数段（Ｊ段）の集積回路のＭＯＳト
ランジスタによる入力回路において、 参照ＰチャネルＭＯＳトランジスタ（ＰＭ・Ｒ）と、 定電流源（ＣＣ）とを具備し、 前記参照ＰチャネルＭＯＳトランジスタ（ＰＭ・Ｒ）の
ソースを前記電圧源（ＶSS）に直結するとともにそのゲ
ートとドレーンとを参照直結点（Ｇ）で直結し、前記参
照直結点（Ｇ）を前記第１番目のＰチャネルＭＯＳトラ
ンジスタ（ＰＭ・１）のゲートと、あるいは前記複数
（Ｊ個）のＰチャネルＭＯＳトランジスタ（ＰＭ・１な
いしＰＭ・Ｊ）のゲートの全てと前記定電流源（ＣＣ）
の一端とに同時に直結し、 前記定電流源（ＣＣ）の他端をアース（ＧＮＤ）に直結
することを特徴とする集積回路のＭＯＳトランジスタに
よる入力回路。 - 【請求項２】 請求項１に記載の集積回路のＭＯＳトラ
ンジスタによる入力回路において、 半導体能動素子（ＳＡ）と、 導通状態保持回路（ＯＮ）とを具備し、 前記第１段目のＮチャネルＭＯＳトランジスタ（ＮＭ・
１）のソースとアース（ＧＮＤ）との間の直結を切断
し、これに代わって前記第１段目のＮチャネルＭＯＳト
ランジスタ（ＮＭ・１）のソースに前記半導体能動素子
（ＳＡ）のキャリヤ受出し先電極（ＣＳ）とキャリヤ制
御電極（ＢＧ）とを同時に直結するとともにアースにキ
ャリヤ供給源電極（ＥＤ）を直結し、 電圧源（ＶSS）と前記半導体能動素子（ＳＡ）との間に
前記導通状態保持回路（ＯＮ）を接続して前記半導体能
動素子（ＳＡ）の導通状態を保持することを特徴とする
集積回路のＭＯＳトランジスタによる入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4244898A JPH0697802A (ja) | 1992-09-14 | 1992-09-14 | 集積回路のｍｏｓトランジスタによる入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4244898A JPH0697802A (ja) | 1992-09-14 | 1992-09-14 | 集積回路のｍｏｓトランジスタによる入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697802A true JPH0697802A (ja) | 1994-04-08 |
Family
ID=17125623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4244898A Withdrawn JPH0697802A (ja) | 1992-09-14 | 1992-09-14 | 集積回路のｍｏｓトランジスタによる入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697802A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010258716A (ja) * | 2009-04-23 | 2010-11-11 | Nippon Telegr & Teleph Corp <Ntt> | 閾値回路 |
-
1992
- 1992-09-14 JP JP4244898A patent/JPH0697802A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010258716A (ja) * | 2009-04-23 | 2010-11-11 | Nippon Telegr & Teleph Corp <Ntt> | 閾値回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |