JPH0697852B2 - 整流回路 - Google Patents
整流回路Info
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- JPH0697852B2 JPH0697852B2 JP7979486A JP7979486A JPH0697852B2 JP H0697852 B2 JPH0697852 B2 JP H0697852B2 JP 7979486 A JP7979486 A JP 7979486A JP 7979486 A JP7979486 A JP 7979486A JP H0697852 B2 JPH0697852 B2 JP H0697852B2
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明はサイリスタ又はダイオードからなる整流素子の
アノード・カソード間の順方向電圧降下を補償する補償
機能を備えた整流回路に関するものである。
アノード・カソード間の順方向電圧降下を補償する補償
機能を備えた整流回路に関するものである。
一般にサイリスタを用いた整流回路ではサイリスタの順
方向電圧降下のため、出力電圧は入力電圧より順方向電
圧値だけ低くなる。このため、入力電圧に対する順方向
電圧の割合が大きくなる領域では整流出力電圧と入力電
圧が比例しなくなり、また負荷電流の大きさにより順方
向電圧が変動する等の好ましくない影響が生じる。
方向電圧降下のため、出力電圧は入力電圧より順方向電
圧値だけ低くなる。このため、入力電圧に対する順方向
電圧の割合が大きくなる領域では整流出力電圧と入力電
圧が比例しなくなり、また負荷電流の大きさにより順方
向電圧が変動する等の好ましくない影響が生じる。
そこで、従来では第15図に示すようにオン時における抵
抗値の小さいアナログスイッチ11と、このアナログスイ
ッチ11のアノード電圧とカソード電圧の大小を検出する
電圧検出回路13と、アナログスイッチ11の電流検出抵抗
12を通して流れるカソード電流が正であることを検出す
る電流検出回路14と、電圧検出回路13で検出されたアノ
ード電圧及び電流検出回路14で検出されたカソード電流
が入力されアノード電圧が正の時ゲート制御信号により
アナログスイッチ11をオンさせ、カソード電流が零以下
の時アナログスイッチ11をオフさせる制御回路15とでサ
イリスタ模擬回路（特開昭59-148427号公報）を構成し
てサイリスタを模擬するようにしたものがある。
抗値の小さいアナログスイッチ11と、このアナログスイ
ッチ11のアノード電圧とカソード電圧の大小を検出する
電圧検出回路13と、アナログスイッチ11の電流検出抵抗
12を通して流れるカソード電流が正であることを検出す
る電流検出回路14と、電圧検出回路13で検出されたアノ
ード電圧及び電流検出回路14で検出されたカソード電流
が入力されアノード電圧が正の時ゲート制御信号により
アナログスイッチ11をオンさせ、カソード電流が零以下
の時アナログスイッチ11をオフさせる制御回路15とでサ
イリスタ模擬回路（特開昭59-148427号公報）を構成し
てサイリスタを模擬するようにしたものがある。
しかし、このサイリスタ模擬回路はサイリスタの特性を
電子回路で模擬しているため、サイリスタのゲートトリ
ガ特性、ターンオン，ターンオフ特性や磁界オフ電圧特
性などサイリスタ特有の特性を模擬するには回路が大掛
りになり且つ特性を充分に模擬することは不可能であ
る。またアナログスイッチ11のオン時における抵抗値，
電流検出回路14の直列抵抗値も無視することはできな
い。
電子回路で模擬しているため、サイリスタのゲートトリ
ガ特性、ターンオン，ターンオフ特性や磁界オフ電圧特
性などサイリスタ特有の特性を模擬するには回路が大掛
りになり且つ特性を充分に模擬することは不可能であ
る。またアナログスイッチ11のオン時における抵抗値，
電流検出回路14の直列抵抗値も無視することはできな
い。
また、サイリスタの順方向電圧を補償する他の手段とし
て第16図に示すようにサイリスタ16に対して定電流源18
を並列接続した補償用ダイオード17を図示極性にして直
列に接続する構成とし、サイリスタ16に補償用ダイオー
ド17の順方向電圧VDを逆向きに印加して見掛け上の順方
向電圧を減少させるようにしてアノードＡ−カソードＫ
間の電圧降下を減少させるようにしたものがある。
て第16図に示すようにサイリスタ16に対して定電流源18
を並列接続した補償用ダイオード17を図示極性にして直
列に接続する構成とし、サイリスタ16に補償用ダイオー
ド17の順方向電圧VDを逆向きに印加して見掛け上の順方
向電圧を減少させるようにしてアノードＡ−カソードＫ
間の電圧降下を減少させるようにしたものがある。
しかし、このような構成のものにあってはサイリスタ16
に流れる電流が負荷の大きさにより大幅に変動するが、
補償ダオードに流れる電流はほぼ一定であるため、補償
用ダイオード17の順方向電圧VDと定電流源18による正確
なサイリスタ16の順方向電圧VFの補償をすることができ
ない。このことはサイリスタのみならず、ダイオードの
場合でも同じである。
に流れる電流が負荷の大きさにより大幅に変動するが、
補償ダオードに流れる電流はほぼ一定であるため、補償
用ダイオード17の順方向電圧VDと定電流源18による正確
なサイリスタ16の順方向電圧VFの補償をすることができ
ない。このことはサイリスタのみならず、ダイオードの
場合でも同じである。
本発明はこれらの問題点を改善するためになされたもの
で、その目的は整流素子の順方向電圧を負荷電流の大き
さに関係なく充分に補償することができる整流回路を提
供するにある。
で、その目的は整流素子の順方向電圧を負荷電流の大き
さに関係なく充分に補償することができる整流回路を提
供するにある。
本発明はかかる目的を達成するため、非反転入力端が入
力端子に接続され，反転入力端が抵抗を介して出力端子
に接続されたオペアンプと、このオペアンプの出力によ
り駆動され，ドレインをバイアス電源を介して前記入力
端子に接続された電界効果形トランジスタと、この電界
効果形トランジスタのソースにアノードまたはカソード
の一方が接続され，他方が前記出力端子に接続された整
流素子とを備えて順方向電圧VFを補償することを特徴と
している。
力端子に接続され，反転入力端が抵抗を介して出力端子
に接続されたオペアンプと、このオペアンプの出力によ
り駆動され，ドレインをバイアス電源を介して前記入力
端子に接続された電界効果形トランジスタと、この電界
効果形トランジスタのソースにアノードまたはカソード
の一方が接続され，他方が前記出力端子に接続された整
流素子とを備えて順方向電圧VFを補償することを特徴と
している。
以下本発明の実施例を図面を参照して説明する。
第１図は本発明による整流回路の第１の実施例としてサ
イリスタを用いた場合の回路構成を示すものである。第
１図において、Ａはサイリスタのアノード電極,Kはカソ
ード電極,Gはゲート電極に相当するそれぞれの端子を示
している。また、１はオペアンプであり、その非反転入
力端はアノード電極に相当する端子Ａに接続され、反転
入力端は帰還抵抗６を介してカソード電極に相当する端
子Ｋに接続されている。また、オペアンプ１の非反転入
力端と出力端との間には２個のツェナーダイオード7,8
が互いに逆向の図示極性にして直列接続されている。さ
らに、オペアンプ１の出力端は電界効果形トランジスタ
（以下FETと略称する）２のゲートに接続されている。
このFET2のドレインは図示極性のダイオード5,バイアス
電極４を直列に介してアノード電極に相当する端子Ａに
接続されている。一方、EFT2のソースはサイリスタ３の
アノードに接続されている。
イリスタを用いた場合の回路構成を示すものである。第
１図において、Ａはサイリスタのアノード電極,Kはカソ
ード電極,Gはゲート電極に相当するそれぞれの端子を示
している。また、１はオペアンプであり、その非反転入
力端はアノード電極に相当する端子Ａに接続され、反転
入力端は帰還抵抗６を介してカソード電極に相当する端
子Ｋに接続されている。また、オペアンプ１の非反転入
力端と出力端との間には２個のツェナーダイオード7,8
が互いに逆向の図示極性にして直列接続されている。さ
らに、オペアンプ１の出力端は電界効果形トランジスタ
（以下FETと略称する）２のゲートに接続されている。
このFET2のドレインは図示極性のダイオード5,バイアス
電極４を直列に介してアノード電極に相当する端子Ａに
接続されている。一方、EFT2のソースはサイリスタ３の
アノードに接続されている。
上記回路構成において、ダイオード５はFET2に逆電圧が
印加されるのを防止するものであり、また逆向き極性に
して直列接続されたツェナーダイオード7,8はサイリス
タ３の非導通期間にオペアンプ１が飽和するのを防止す
るためのものである。
印加されるのを防止するものであり、また逆向き極性に
して直列接続されたツェナーダイオード7,8はサイリス
タ３の非導通期間にオペアンプ１が飽和するのを防止す
るためのものである。
次に本実施例の作用について説明する。
第１図において、オペアンプ１およびFET2は帰還抵抗６
によってサイリスタ３の順方向電圧VFを補償するように
動作する。サイリスタ３がオンの時、電流はバイアス電
源4,ダイオード5,FET2およびサイリスタ３を通して流
れ、この回路は増幅度１の非反転増幅器として動作す
る。この場合、バイアス電源４はFET2が正しく動作する
ようにバイアス電圧を与えている。また、サイリスタ３
がオフの時は帰還抵抗６で定まる洩れ電流が流れるだけ
で、端子Ａ−Ｋ間のインピーダンスは非常に大きくな
る。この場合、ツェナーダイオード7,8はオペアンプ１
が飽和するのを防止するように動作する。
によってサイリスタ３の順方向電圧VFを補償するように
動作する。サイリスタ３がオンの時、電流はバイアス電
源4,ダイオード5,FET2およびサイリスタ３を通して流
れ、この回路は増幅度１の非反転増幅器として動作す
る。この場合、バイアス電源４はFET2が正しく動作する
ようにバイアス電圧を与えている。また、サイリスタ３
がオフの時は帰還抵抗６で定まる洩れ電流が流れるだけ
で、端子Ａ−Ｋ間のインピーダンスは非常に大きくな
る。この場合、ツェナーダイオード7,8はオペアンプ１
が飽和するのを防止するように動作する。
ここで、第２図に示すように第１図の回路のアノード電
極に相当する端子Ａに交流電源９を，カソード電極に相
当する端子Ｋに負荷10をそれぞれ接続した場合の動作に
ついて第３図に示すタイムチャートを参照しながら説明
する。今、交流電源９より端子Ａに第３図（ａ）に示す
電源電圧が印加されているものとする。このような状態
で、アノード電極に相当する端子Ａの電圧がカソード電
極に相当する端子Ｋの電圧より高い時には、オペアンプ
１の出力電圧は正に増幅され、FET2のソースを通してサ
イリスタ３のアノードに印加される。サイリスタ３がオ
フの状態ではこの電圧Vaは第３図（ｂ）に示すようにツ
ェナーダイオード7,8で決まる電圧VZ1まで振れる。
極に相当する端子Ａに交流電源９を，カソード電極に相
当する端子Ｋに負荷10をそれぞれ接続した場合の動作に
ついて第３図に示すタイムチャートを参照しながら説明
する。今、交流電源９より端子Ａに第３図（ａ）に示す
電源電圧が印加されているものとする。このような状態
で、アノード電極に相当する端子Ａの電圧がカソード電
極に相当する端子Ｋの電圧より高い時には、オペアンプ
１の出力電圧は正に増幅され、FET2のソースを通してサ
イリスタ３のアノードに印加される。サイリスタ３がオ
フの状態ではこの電圧Vaは第３図（ｂ）に示すようにツ
ェナーダイオード7,8で決まる電圧VZ1まで振れる。
今、第３図（ｃ）に示すようなサイリスタ３をターンオ
ンさせるに十分なゲート駆動信号VGKをゲート電極G,カ
ソード電極Ｋ間に印加すると、サイリスタ３は導通し、
オペアンプ１は非反転増幅器として動作するので、カソ
ード電極の電圧VKはアノード電極の電圧VAと等しくな
る。即ち、本実施例で示されるサイリスタのアノード電
極に相当する端子A,カソード電極に相当する端子Ｋ間に
順方向電圧降下はほぼ0vとなり、負荷電流ｉはFET2のド
レイン−ソースを通してアノード電極に相当する端子Ａ
より供給される。負荷電流ｉが０になれば、サイリスタ
３はターンオフし、この時アノード電圧VaはVZ2まで振
れる。第３図（ｄ），（ｅ）は負荷が抵抗成分の場合の
カソード電極Ｋの電圧，負荷電流ｉの一例である。
ンさせるに十分なゲート駆動信号VGKをゲート電極G,カ
ソード電極Ｋ間に印加すると、サイリスタ３は導通し、
オペアンプ１は非反転増幅器として動作するので、カソ
ード電極の電圧VKはアノード電極の電圧VAと等しくな
る。即ち、本実施例で示されるサイリスタのアノード電
極に相当する端子A,カソード電極に相当する端子Ｋ間に
順方向電圧降下はほぼ0vとなり、負荷電流ｉはFET2のド
レイン−ソースを通してアノード電極に相当する端子Ａ
より供給される。負荷電流ｉが０になれば、サイリスタ
３はターンオフし、この時アノード電圧VaはVZ2まで振
れる。第３図（ｄ），（ｅ）は負荷が抵抗成分の場合の
カソード電極Ｋの電圧，負荷電流ｉの一例である。
以上の説明から明らかなように本実施例で示されるサイ
リスタによる整流回路は順方向電圧VF′が０で、オン・
オフ特性は元のサイリスタに等しい回路であり、このこ
とは第２図に示す回路が第４図に示す回路と等価であ
る。
リスタによる整流回路は順方向電圧VF′が０で、オン・
オフ特性は元のサイリスタに等しい回路であり、このこ
とは第２図に示す回路が第４図に示す回路と等価であ
る。
一方、第５図に示すようにカソード電極に相当する端子
Ｋに電源９が、アノード電極に相当する端子Ａに負荷10
が接続された場合にも同様な作用となる。即ち、カソー
ド電極に相当する端子Ｋの電圧は帰還抵抗６を通してオ
ペアンプ１の反転入力端に加えられるので、アノードに
相当する端子Ａに対してカソードに相当する端子Ｋの電
位が低くなると、オペアンプ１の出力電圧は正に増幅さ
れる。そして、サイリスタ３が導通している状態ではFE
T2のドレイン・ソースを通してアノード電極Ａから負荷
電流ｉが流れ、 VA′＝VK′となるようにオペアンプ１が動作する。
Ｋに電源９が、アノード電極に相当する端子Ａに負荷10
が接続された場合にも同様な作用となる。即ち、カソー
ド電極に相当する端子Ｋの電圧は帰還抵抗６を通してオ
ペアンプ１の反転入力端に加えられるので、アノードに
相当する端子Ａに対してカソードに相当する端子Ｋの電
位が低くなると、オペアンプ１の出力電圧は正に増幅さ
れる。そして、サイリスタ３が導通している状態ではFE
T2のドレイン・ソースを通してアノード電極Ａから負荷
電流ｉが流れ、 VA′＝VK′となるようにオペアンプ１が動作する。
従って、第５図は第６図と等価であり、順方向電圧VF′
が０のサイリスタであることが分る。
が０のサイリスタであることが分る。
このように第１の実施例によれば、オン・オフ特性はそ
のままで、導通時の順方向電圧降下が０のサイリスタを
実現することができる。
のままで、導通時の順方向電圧降下が０のサイリスタを
実現することができる。
第７図は本発明による整流回路の第２の実施例を示すも
ので、ここでは第１図と異なる点についてのみ述べる。
第７図において、第１図と異なる点はFET2としてＰチャ
ンネルFETを用い、そのソースにサイリスタ３のカソー
ドを接続するようにしたものである。このような構成に
あってはアノード電極とカソード電極は入替わるが、第
１の実施例と同等の作用効果を有する整流回路が得られ
る。
ので、ここでは第１図と異なる点についてのみ述べる。
第７図において、第１図と異なる点はFET2としてＰチャ
ンネルFETを用い、そのソースにサイリスタ３のカソー
ドを接続するようにしたものである。このような構成に
あってはアノード電極とカソード電極は入替わるが、第
１の実施例と同等の作用効果を有する整流回路が得られ
る。
また、第８図は本発明による整流回路の第３の実施例を
示すもので、ここでは第１図と異なる点について述べ
る。第８図において、第１図と異なる点はオペアンプ１
に電源19,20を付加する構成とするものである。
示すもので、ここでは第１図と異なる点について述べ
る。第８図において、第１図と異なる点はオペアンプ１
に電源19,20を付加する構成とするものである。
このような構成とすれば、第１の実施例の効果に加えて
次のような利点が得られる。
次のような利点が得られる。
（イ）オペアンプ１の出力電圧の振幅はサイリスタ３の
順方向電圧VFを補償するに十分な電圧だけあれば良く、
且つ出力電流はFET2を駆動できればよいので、汎用のオ
ペアンプで良い。
順方向電圧VFを補償するに十分な電圧だけあれば良く、
且つ出力電流はFET2を駆動できればよいので、汎用のオ
ペアンプで良い。
（ロ）バイアス電源４は負荷電流ｉを充分流せ且つFET2
を駆動できるものであれば良い。
を駆動できるものであれば良い。
（ハ）電源19,20はオペアンプ１を充分駆動できれば良
いから小容量のもので良い。
いから小容量のもので良い。
第９図は本発明による整流回路の第４の実施例を示すも
ので、ここでは第１図と異なる点について述べる。第９
図において、第１図と異なる点はカソード電極に相当す
る端子Ｋと帰還抵抗６との間にオペアンプ21による電圧
フォロワ回路を接続する構成としたものである。
ので、ここでは第１図と異なる点について述べる。第９
図において、第１図と異なる点はカソード電極に相当す
る端子Ｋと帰還抵抗６との間にオペアンプ21による電圧
フォロワ回路を接続する構成としたものである。
このような構成とすれば、サイリスタ３のオフ時のイン
ピーダンスはオペアンプ20の入力インピーダンスと等し
く、非常に高い値となる利点が得られる。
ピーダンスはオペアンプ20の入力インピーダンスと等し
く、非常に高い値となる利点が得られる。
これまでに述べた第１乃至第４の各実施例においてはサ
イリスタによる整流回路についてであるが、次にダイオ
ードによる整流回路について述べる。
イリスタによる整流回路についてであるが、次にダイオ
ードによる整流回路について述べる。
第10図は本発明による整流回路の第５の実施例を示すも
ので、ここでは第１図と異なる点についてのべる。第10
図において、第１図と異なる点はサイリスタ３に代えて
ダイオード31を設ける構成としたものである。
ので、ここでは第１図と異なる点についてのべる。第10
図において、第１図と異なる点はサイリスタ３に代えて
ダイオード31を設ける構成としたものである。
このような構成のダイオードによる整流回路において、
今端子Ａに交流電源９が，端子Ｋに負荷10がそれぞれ接
続されているものとする。このような状態で端子Ａの電
圧が端子Ｋの電圧よりも高い時はオペアンプ１の出力は
正に増幅されてFET2のソースを通してダイオード31のア
ノードに印加されるので、ダイオード31は導通する。こ
の時ダイオード31を流れる負荷電流はバイアス電源４と
ダイオード５を通してFET2のドレインから供給される。
そして、この回路は増幅度１の非反転増幅器として動作
する。即ち、オペアンプ１はダイオード31のVFを補償す
るように動作するので、端子ｋの電圧は端子Ａの電圧と
等しくなり、ダイオード31の順方向電圧降下VFを補償し
た特性が得られる。
今端子Ａに交流電源９が，端子Ｋに負荷10がそれぞれ接
続されているものとする。このような状態で端子Ａの電
圧が端子Ｋの電圧よりも高い時はオペアンプ１の出力は
正に増幅されてFET2のソースを通してダイオード31のア
ノードに印加されるので、ダイオード31は導通する。こ
の時ダイオード31を流れる負荷電流はバイアス電源４と
ダイオード５を通してFET2のドレインから供給される。
そして、この回路は増幅度１の非反転増幅器として動作
する。即ち、オペアンプ１はダイオード31のVFを補償す
るように動作するので、端子ｋの電圧は端子Ａの電圧と
等しくなり、ダイオード31の順方向電圧降下VFを補償し
た特性が得られる。
次に端子Ａの電圧が端子Ｋの電圧より低くなるとオペア
ンプ１の出力は負に増幅されてFET2のソースを通してダ
イオード31のアノードに印加されるので、ダイオード31
は非導通となる。ツェナーダイオード７と８はダイオー
ド31が開となる間にオペアンプ１が飽和するのを防止す
るように動作する。
ンプ１の出力は負に増幅されてFET2のソースを通してダ
イオード31のアノードに印加されるので、ダイオード31
は非導通となる。ツェナーダイオード７と８はダイオー
ド31が開となる間にオペアンプ１が飽和するのを防止す
るように動作する。
第11図は上記の場合とは逆に端子Ｋ側に交流電源９が，
端子Ａ側に負荷10がそれぞれ接続された場合を示してい
る。このような場合においても端子Ａと端子Ｋ間の回路
はダイオード31と同じ特性となり、負荷電流を端子Ａか
ら端子Ｋの一方向のみ流し且つダイオード31の順方向電
圧を補償した特性となる。即ち、端子Ｋの電圧は抵抗６
を通してオペアンプ１の反転入力端子に印加されるの
で、端子Ａに対して端子Ｋが低い電圧になると、オペア
ンプ１の出力電圧は正に増幅されてダイオード31が導通
する。第10図と同様に負荷電流はFET2のドレイン・ソー
スを通して端子Ａから流れ、端子Ａと端子Ｋの電圧が等
しくなるようにオペアンプ１が動作する。
端子Ａ側に負荷10がそれぞれ接続された場合を示してい
る。このような場合においても端子Ａと端子Ｋ間の回路
はダイオード31と同じ特性となり、負荷電流を端子Ａか
ら端子Ｋの一方向のみ流し且つダイオード31の順方向電
圧を補償した特性となる。即ち、端子Ｋの電圧は抵抗６
を通してオペアンプ１の反転入力端子に印加されるの
で、端子Ａに対して端子Ｋが低い電圧になると、オペア
ンプ１の出力電圧は正に増幅されてダイオード31が導通
する。第10図と同様に負荷電流はFET2のドレイン・ソー
スを通して端子Ａから流れ、端子Ａと端子Ｋの電圧が等
しくなるようにオペアンプ１が動作する。
このように本実施例では端子Ａと端子Ｋ間はダイオード
31と同じ導通正を有し、且つ導通中は端子Ａと端子Ｋ間
の電圧が等しくなる。つまり、順方向電圧降下がほぼ零
で、しかも導通中の負荷電流の大きさによる影響のな
い，理想的なダイオード特性を得ることができる。
31と同じ導通正を有し、且つ導通中は端子Ａと端子Ｋ間
の電圧が等しくなる。つまり、順方向電圧降下がほぼ零
で、しかも導通中の負荷電流の大きさによる影響のな
い，理想的なダイオード特性を得ることができる。
第12図は第７図に，第13図は第８図に，第14図は第９図
にそれぞれ対応する第６乃至第８の実施例をそれぞれ示
すものである。即ち、第12図はダイオード31と５および
バイアス電源４を第10図と逆向きに接続したもので、か
かる構成にあっては第10図と逆向きの電流極性の理想的
なダイオードによる整流回路が得られる。また、第13図
は第10図のオペアンプ１に駆動用電源19と20を接続する
ようにしたもので、かかる構成にあってはオペアンプ１
の電源が駆動用電源19と20より供給されるので、小振幅
のオペアンプが利用できる利点がある。さらに第14図は
第10図の帰還抵抗６の帰還回路にボルテージフォロワ回
路構成にしたオペアンプ21を設けるようしたもので、か
かる構成にあっては非導通時の入力インピーダンスがオ
ペアンプ13の存在により数100MΩになり、さらに優れた
理想的なダイオード特性が得られる。
にそれぞれ対応する第６乃至第８の実施例をそれぞれ示
すものである。即ち、第12図はダイオード31と５および
バイアス電源４を第10図と逆向きに接続したもので、か
かる構成にあっては第10図と逆向きの電流極性の理想的
なダイオードによる整流回路が得られる。また、第13図
は第10図のオペアンプ１に駆動用電源19と20を接続する
ようにしたもので、かかる構成にあってはオペアンプ１
の電源が駆動用電源19と20より供給されるので、小振幅
のオペアンプが利用できる利点がある。さらに第14図は
第10図の帰還抵抗６の帰還回路にボルテージフォロワ回
路構成にしたオペアンプ21を設けるようしたもので、か
かる構成にあっては非導通時の入力インピーダンスがオ
ペアンプ13の存在により数100MΩになり、さらに優れた
理想的なダイオード特性が得られる。
なお、以上述べた第１乃至第８の各実施例ではいずれも
オペアンプ１の出力によりFET2を駆動する場合について
それぞれ示したが、このFETに代えて電流増幅率の高い
トランジスタやFETとトランジスタをダーリントン接続
したエミッタフォロワ回路を用いても前述と同等な効果
が得られるものである。
オペアンプ１の出力によりFET2を駆動する場合について
それぞれ示したが、このFETに代えて電流増幅率の高い
トランジスタやFETとトランジスタをダーリントン接続
したエミッタフォロワ回路を用いても前述と同等な効果
が得られるものである。
以上述べたように本発明によれば、非反転入力端が入力
端子に接続され，反転入力端が帰還抵抗を介して出力端
子に接続されたオペアンプと、このオペアンプの出力に
より駆動され，ドレインをバイアス電源を介して前記入
力端子に接続された電界効果形トランジスタと、この電
界効果形トランジスタのソースにアノードまたはカソー
ドの一方が接続され，他方が前記出力端子に接続された
整流素子とを備えて順方向電圧VF補償するようにしたの
で、整流素子の順方向電圧を負荷電流の大きさに関係な
く充分に補償することができる整流回路を提供すること
ができる。
端子に接続され，反転入力端が帰還抵抗を介して出力端
子に接続されたオペアンプと、このオペアンプの出力に
より駆動され，ドレインをバイアス電源を介して前記入
力端子に接続された電界効果形トランジスタと、この電
界効果形トランジスタのソースにアノードまたはカソー
ドの一方が接続され，他方が前記出力端子に接続された
整流素子とを備えて順方向電圧VF補償するようにしたの
で、整流素子の順方向電圧を負荷電流の大きさに関係な
く充分に補償することができる整流回路を提供すること
ができる。
第１図は本発明による第１の実施例としてサイリスタを
用いた整流回路を示す回路構成図、第２図は第１図にお
いてアノード電極に交流電源，カソード電極Ｋに負荷を
接続した場合の回路構成図、第３図はそのタイムチャー
トを示す図、第４図は第２図の等価回路図、第５図及び
第６図は第１図においてアノード電極に負荷，カソード
電極Ｋに交流電源を接続した場合の回路構成図及びその
等価回路図、第７図乃至第９図は本発明の第２乃至第４
の実施例をそれぞれ示す回路構成図、第10図は本発明に
よる第５の実施例としてダイオードを用いた整流回路を
示す回路構成図、第11図は第10図においてアノード電極
Ａに負荷を，カソード電極に交流電源をそれぞれ接続し
た場合の回路構成図、第12図乃至第14図は本発明の第６
乃至第８の実施例をそれぞれ示す回路構成図、第15図及
び第16図は従来のそれぞれ異なる整流回路をそれぞれ示
す回路構成図である。 １……オペアンプ、２……FET、３……サイリスタ、31
……ダイオード、４……バイアス電源、５……ダイオー
ド、６……帰還抵抗、7,8……ツェナーダイオード、９
……交流電源、10……負荷、Ａ……アノード電極、Ｋ…
…カソード電極、Ｇ……ゲート電極。
用いた整流回路を示す回路構成図、第２図は第１図にお
いてアノード電極に交流電源，カソード電極Ｋに負荷を
接続した場合の回路構成図、第３図はそのタイムチャー
トを示す図、第４図は第２図の等価回路図、第５図及び
第６図は第１図においてアノード電極に負荷，カソード
電極Ｋに交流電源を接続した場合の回路構成図及びその
等価回路図、第７図乃至第９図は本発明の第２乃至第４
の実施例をそれぞれ示す回路構成図、第10図は本発明に
よる第５の実施例としてダイオードを用いた整流回路を
示す回路構成図、第11図は第10図においてアノード電極
Ａに負荷を，カソード電極に交流電源をそれぞれ接続し
た場合の回路構成図、第12図乃至第14図は本発明の第６
乃至第８の実施例をそれぞれ示す回路構成図、第15図及
び第16図は従来のそれぞれ異なる整流回路をそれぞれ示
す回路構成図である。 １……オペアンプ、２……FET、３……サイリスタ、31
……ダイオード、４……バイアス電源、５……ダイオー
ド、６……帰還抵抗、7,8……ツェナーダイオード、９
……交流電源、10……負荷、Ａ……アノード電極、Ｋ…
…カソード電極、Ｇ……ゲート電極。
フロントページの続き (72)発明者 川口 敬二 東京都青梅市新町2157番地 アジアエレク トロニクス株式会社青梅工場内 (72)発明者 加藤 洋之 東京都青梅市新町2157番地 アジアエレク トロニクス株式会社青梅工場内
Claims (3)
- 【請求項１】非反転入力端が入力端子に接続され，反転
入力端が帰還抵抗を介して出力端子に接続されたオペア
ンプと、このオペアンプの出力により駆動され，ドレイ
ンをバイアス電源を介して前記入力端子に接続された電
界効果形トランジスタと、この電界効果形トランジスタ
のソースにアノードまたはカソードの一方が接続され，
他方が前記出力端子に接続された整流素子とを備えたこ
とを特徴とする整流回路。 - 【請求項２】整流素子はゲート駆動回路によりオン，オ
フ制御されるサイリスタを用いたものである特許請求の
範囲（１）項に記載の整流回路。 - 【請求項３】整流素子はダイオードを用いたものである
特許請求の範囲（１）項に記載の整流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7979486A JPH0697852B2 (ja) | 1986-04-07 | 1986-04-07 | 整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7979486A JPH0697852B2 (ja) | 1986-04-07 | 1986-04-07 | 整流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62236366A JPS62236366A (ja) | 1987-10-16 |
| JPH0697852B2 true JPH0697852B2 (ja) | 1994-11-30 |
Family
ID=13700124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7979486A Expired - Fee Related JPH0697852B2 (ja) | 1986-04-07 | 1986-04-07 | 整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697852B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5907258A (en) * | 1996-04-17 | 1999-05-25 | Texas Instruments Incorporated | Fully integrated two axis shock detector |
-
1986
- 1986-04-07 JP JP7979486A patent/JPH0697852B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62236366A (ja) | 1987-10-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |