JPS62236366A - 整流回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はサイリスタ又はダイオードからなる整流素子の
アノード・カソード間の順方向電圧降下を補償する補償
機能を備えた整流回路に関するものである。

〔発明の技術的背景とその問題点〕

一般にサイリスタを用いた整流回路ではサイリスタの順
方向電圧降下のため、出力電圧は入力電圧より順方向電
圧値だけ低くなる。このため、入力電圧に対する順方向
電圧の側合が大きくなる領域では整流出力電圧と入力電
圧が比例しなくなり、また負荷電流の大きさにより順方
向電圧が変動する等の好ましくない影響が生じる。

そこで、従来では第１５図に示すようにオン時における
抵抗値の小さいアナログスイッチ１１と、このアナログ
スイッチ１１のアノード電圧とカソード電圧の大小を検
出する電圧検出回路１３と、アナログスイッチ１１の電
流検出抵抗１２を通して流れるカソード電流が正である
ことを検出する電流検出回路１４と、電圧検出回路１３
で検出されたアノード電圧及び電流検出回路１４で検出
されたカソード電流が入力されアノード電圧が正の時ゲ
ート制御信号によりアナログスイッチ１１をオンさせ、
カソード電流が零以下の時アナログスイッチ１１をオフ
させる制御回路１５とでサイリスタ模擬回路（特開昭５
９−１４８４２７＠公報）を構成してサイリスタを模擬
するようにしたものがある。

しかし、このサイリスタ模擬回路はサイリスタの特性を
電子回路で模擬しているため、サイリスタのゲートトリ
ガ特性、ターンオン、ターンオフ特性や臨界オフ電圧特
性などサイリスタ特有の特性を模擬するには回路が大樹
りになり且つ特性を充分に模擬することは不可能である
。またアナログスイッチ１１のオン時における抵抗値、
電流検出回路１４の直列抵抗値も無視することはできな
い。

また、サイリスクの順方向電圧を補償する他の・；　エ
□、□１６ｏ０よう１３ケイ１．ユ、１６に対して定電
流源１８を並列接続した補償用ダイオード１７を図示極
性にして直列に接続する構成とし、サイリスタ１６に補
償用ダイオード１７の順方向電圧Ｖｏを逆向きに印加し
て見掛は上の順方向電圧を減少させるようにしてアノー
ドへ−力ソードに間の電圧降下を減少させるようにした
ものがある。

しかし、このような構成のものにあってはサイリスタ１
６に流れる電流が負荷の大きさにより大幅に変動するが
、補償ダオードに流れる電流はほぼ一定であるため、補
償用ダイオード１７の順方向電圧Ｖｏと定電流１１１ｉ
１８による正確なサイリスタ１６の順方向電圧ＶＦの補
償をすることができない。このことはサイリスタのみな
らず、ダイオードの場合でも同じである。

〔発明の目的〕

本発明はこれらの問題点を改善するためになされたもの
で、その目的は整流素子の順方向電圧を負荷電流の大き
さに関係なく充分に補償することができる整流回路を提
供するにある。

〔発明の概要〕

本発明はかかる目的を達成するため、非反転入力端が入
力端子に接続され１反転入力端が抵抗を介して出力端子
に接続されたオペアンプと、このオペアンプの出力によ
り駆動され、ドレインをバイアス電源を介して前記入力
端子に接続された電界効果形トランジスタと、この電界
効果形トランジスタのソースにアノードまたはカンード
の一方が接続され、他方が前記出力端子に接続された整
流素子とを備えて順方向電圧Ｖｐを補償することを特徴
としている。

〔発明の実施例〕

以下本発明の実施例を図面を自照して説明す゛る。

第１図は本発明による整流回路の第１の実施例としてサ
イリスタを用いた場合の回路構成を示すものである。第
１図において、ＡはサイリスタのアノードＮ極、にはカ
ソード電極、Ｇはゲート電慟に相当するそれぞれの端子
を示している。また、１はオペアンプであり、その非反
転入力端はアノード電極に相当する端子Ａに接続され、
反転入力端は帰還抵抗６を介してカソード電極に相当す
る端子Ｋに接続されている。また、オペアンプ１の非反
転入力端と出力端との間には２個のツェナーダイオード
７．８が互いに逆向の図示極性にして直列接続されてい
る。ざらに、オペアンプ１の出力端は電界効果形トラン
ジスタ（以下ＦＥＴと略称する）２のゲートに接続され
ている。このＦＥＴ２のドレインは図示極性のダイオー
ド５．バイアス電源４を直列に介してアノード電極に相
当する端子Ａに接続されている。一方、ＦＥＴ２のソー
スはサイリスタ３のアノードに接続されている。

上記回路構成において、ダイオード５はＦＥＴ２に逆電
圧が印加されるのを防止するものであり、また逆向き極
性にして直列接続されたツェナーダイオード７．８はサ
イリスタ３の非導通期間にオペアンプ１が飽和するのを
防止するためのものである。

次に本実施例の作用について説明する。

第１図において、オペアンプ１およびＦＥＴ２は帰還抵
抗６によってサイリスク３の順方向電圧Ｖｐを補償する
ように動作する。サイリスタ３がオンの詩、電流はバイ
アスｉ［４，ダイオード５゜ＦＥＴ２およびサイリスタ
３を通して流れ、この回路は増幅度１の非反転増幅器と
して動作する。

この場合、バイアス電源４はＦＥＴ２が正しく動作する
ようにバイアス電圧を与えている。また、サイリスタ３
がオフの時は帰還抵抗６で定まる洩れ電流が流れるだけ
で、端子Ａ−に間のインピーダンスは非常に大きくなる
。この場合、ツェナーダイオード７．８はオペアンプ１
が飽和するのを防止するように動作する。

ここで、第２図に示すように第１図の回路のアノード電
極に相当する端子Ａに交流電１９を、カソード電橋に相
当する端子Ｋに負荷１０をそれぞれ接続した５９合の動
作について第３図に示すタイムチャートを参照しながら
説明する。今、交流電源９より端子Ａに第３図（ａ）に
示すＩ！雷電圧印加されているものとする。このような
状態で、アノード電極に相当する端子Ａの電圧がカソー
ド″ｌ　　　　重陽に相当する端子にの電圧より高い時
には、オペアンプ１の出力電圧は正に増幅され、ＦＥＴ
２のソースを通してサイリスタ３のアノードに印加され
る。サイリスタ３がオフの状態ではこの電圧Ｖ　ａ　ハ
ｌ　３図（ｂ）に示すようにツェナーダイオード７．８
で決まる電圧ＶＺ＋まで撮れる。

今、第３図（Ｃ）に示すようなサイリスタ３をターンオ
ンさせるに十分なゲート駆動信号Ｖａにをゲート電極Ｇ
、カソードＮ極に間に印加すると、サイリスタ３は導通
し、オペアンプ１は非反転増幅器として動作するので、
カソードＮ極の電圧Ｖにはアノード電極の電圧ＶＡと等
しくなる。即ち、本実施例で示されるサイリスタのアノ
ード電極に相当する端子Ａ、カソード電極に相当する端
子に間の順方向電圧降下はほぼＱｖとなり、負荷電流ｉ
はＦＥＴ２のドレイン−ソースを通して７ノード電極に
相当する端子Ａより供給される。負荷電流１がＯになれ
ば、サイリスタ３はターンオフし、この時アノード電圧
ＶａはＶｚ２まで振れる。第３図（ｄ）、　　（ｅりは
負荷が抵抗成分の場合のカソード電極にの電圧、負荷電
流ｉの一例である。

以上の説明から明らかなように本実施例で示されるサイ
リスタによる整流回路は順方向電圧ＶＦ−が０で、オン
・オフ特性は元のサイリスタに等しい回路であり、この
ことは第２図に示す回路が第４図に示す回路と等価であ
る。

一方、第５図に示すようにカソード電極に相当する端子
Ｋに電源９が、アノード電極に相当する端子Ａに負荷１
０が接続された場合にも同様な作用となる。即ち、カソ
ード電極に相当する端子にの電圧は帰還抵抗６を通して
オペアンプ１の反転入力端に加えられるので、アノード
に相当する端子Ａに対してカソードに相当する端子にの
電位が低くなると、オペアンプ１の出力電圧は正に増幅
される。そして、サイリスタ３が導通している状態では
ＦＥＴ２のドレイン・ソースを通してアノード電極Ａか
ら負荷Ｗｉ流ｉが流れ、 ＶＡ′−Ｖに−となるようにオペアンプ１が動作する。

従って、第５図は第６図と等価であり、順方向電圧Ｖｐ
−がＯのサイリスタであることが分る。

このように第１の実施例によれば、オン・オフ特性はそ
のままで、導通時の順方向電圧降下がＯのサイリスタを
実態することができる。

第７図は本発明による整流回路の第２の実施例を示すも
ので、ここでは第１図と異なる点についてのみ述べる。

第７図において、第１図と異なる点はＦＥＴ２としてＰ
チャンネルＦＥＴを用い、そのソースにサイリスタ３の
カソードを接続するようにしたものである。このような
構成にあってはアノード電極とカソード電極は入替わる
が、第１の実施例と同等の作用効果を有する整流回路が
得られる。

また、第８図は本発明による整流回路の第３の実施例を
示すもので、ここでは第１図と異なる点について述べる
。第８図において、第１図と異なる点はオペアンプ１に
電源１９．２０を付加する構成とするものである。

このような構成とすれば、第１の実施例の効果に加えて
次のような利点が得られる。

（イ）オペアンプ１の出力電圧の娠幅はサイリスタ３の
順方向電圧ＶＦを補償するに十分な電圧だけあれば良く
、且つ出力電流はＦＥＴ２を駆動できればよいので、汎
用のオペアンプで良い。

（ロ）バイアス電源４は負荷電流ｉを充分流せ且つＦＥ
Ｔ２を駆動できれるものであれば良い。

（ハ）電！１９．２０はオペアンプ１を充分駆動できれ
ば良いから小容量のもので良い。

第９図は本発明による整流回路の第４の実施例を示すも
ので、ここでは第１図と異なる点について述べる。第９
図において、第１図と異なる点はカソード電極に相当す
る端子にと帰還抵抗６との間にオペアンプ２１による電
圧フォロワ回路を接本売するＩＲ成としたものである。

このような構成とすれば、サイリスタ３のオフ時のイン
ピーダンスはオペアンプ２０の入力インピーダンスと等
しく、非常に高い値となる利点が得られる。

、、″ｌＺ″Ｆ″；ｔｒ’１′″ｊ杢Ｑｒｊ１１１Ａ！
第４０各実施例０いては＋ナイリスタによる整流回路に
ついてであるが、次にダイオードによる整流回路ついて
述べる。

第１０図は本発明によるＮ流目路の第５の実施例を示す
もので、ここでは第１図と異なる点についてのべる。第
１０図において、第１図と異なる点はサイリスタ３に代
えてダイオード３１を設ける構成としたものである。

このような構成のダイオードによる整流回路において、
合端子Ａに交流電源９が、端子Ｋに負荷１０がそれぞれ
接続されているものとする。このような状態で端子Ａの
電圧が端子にの電圧よりも高い時はオペアンプ１の出力
は正に増幅されてＦＥＴ２のソースを通してダイオード
３１のアノードに印加されるので、ダイオード３１は導
通する。

この時ダイオード３１を流れる負荷電流はバイアス電源
４とダイオード５を通してＦＥＴ２のドレインから供給
される。そして、この回路は増幅度１の非反転増幅器と
して動作する。即ち、オペアンプ１はダイオード３１の
ＶＦを補償するように動作するので、端子にの電圧は端
子Ａの電圧と等しくなり、ダイオード３１の順方向電圧
降下ＶＦを補償した特性が得られる。

次に端子Ａの電圧が端子にの電圧より低くなるとオペア
ンプ１の出力は負に増幅されてＦＥＴ２のソースを通し
てダイオード３１のアノードに印加されるので、ダイオ
ード３１は非導通となる。

ツェナーダイオード７と８はダイオード３１が開となる
間にオペアンプ１が飽和するのを防止するように動作す
る。

第１１図は上記の場合とは逆に端子に側に交流電源９が
、端子Ａ側に負荷１０がそれぞれ接続された場合を示し
ている。このような場合においても端子Ａと端子に間の
回路はダイオード３１と同じ特性となり、負荷電流を端
子Ａから端子にの一方向のみ流し且つダイオード３１の
順方向電圧を補償した特性となる。即ち、端子にの電圧
は抵抗６を通してオペアンプ１の反転入力端子に印加さ
れるので、端子Ａに対して端子Ｋが低い電圧になると、
オペアンプ１の出力電圧は正に増幅されてダイオード３
１が導通する。第１０図と同様に負荷電流はＦＥＴ２の
ドレイン・ソースを通して端子Ａから流れ、端子Ａと端
子にの電圧が等しくなるようにオペアンプ１が動作する
。

このように本実施例では端子Ａと端子に間はダイオード
３１と同じ導通性を有し、且つ導通中は端子Ａと端子に
間の電圧が等しくなる。つまり、順方向電圧降下がほぼ
零で、しかも導通中の負荷′Ｒ流の大きさによる影響の
ない、］Ｉｌ！想的なダイオード特性を得ることができ
る。

第１２図は第７図に、第１３図は第８図に、第１４０は
第９図にそれぞれ対応する第６乃至第８の実施例をそれ
ぞれ示すものである。即ち、第１２図はダイオード３１
と５およびバイアスＭＷｉ４を第１０図と逆向きに接続
したもので、かかる構成にあっては第１０図と逆向きの
電流極性の理想的なダイオードによる整流回路が１ｑら
れる。また、第１３図は第１０図のオペアンプ１に駆動
用型ｉ１！１９と２０を接続するようにしたもので、か
かる構成にあってはオペアンプ１の電源が駆動用１ｆｉ
ｌ！１９と２０より供給されるので、小撮幅のオペアン
プが利用できる利点がある。さらに第１４図は第１０図
の帰還抵抗６の帰還回路にボルテージフォロワ回路構成
にしたオペアンプ２１を設けるようしたもので、かかる
構成にあっては非導通時の入力インピーダンスがオペア
ンプ１３の存在により数１００　ＭΩになり、さらに優
れた理想的なダイオード特性が得られる。

なお、以上述べた第１乃至第８の各実施例ではいずれも
オペアンプ１の出力によりＦＥＴ２を駆動する場合につ
いてそれぞれ示したが、このＦＥＴに代えて電流増幅率
の高いトランジスタやＦＥＴとトランジスタをダーリン
トン接続したエミッタフォロワ回路を用いても前述と同
等な効果が得られるものである。

（発明の効果〕 以上述べたように本発明によれば、非反転入力端が入力
端子に接続され９反転入力端が帰還抵抗を介して出力端
子に接続されたオペアンプと、このオペアンプの出力に
より駆動され、ドレインをバイアス電源を介して前記入
力端子に接続された１゛′電界効果形トランジスタと、
この電界効果形トランジスタのソースにアノードまたは
カソードの一方が接続され、他方が前記出力端子に接続
された整流素子とを備えて順方向電圧ＶＦ補償するよう
にしたので、整流素子の順方向電圧を負荷電流の大きさ
に関係なく充分に補償することができる整流回路を提供
することができる。

【図面の簡単な説明】

第１図は本発明による第１の実施例としてサイリスタを
用いた整流回路を示す回路構成図、第２図は第１図にお
いてアノード電極に交流′ＩＩｉ源、カソード電極Ｋに
負荷を接続した場合の回路構成図、第３図はそのタイム
チャートを示す図、第４図は第２因の等価回路図、第５
図及び第６図は第１図においてアノード電極に負荷、カ
ソード電極Ｋに交流電源を接続した場合の回路構成図及
びその等価回路図、第７図乃至第９図は本発明の第２乃
至第４の実施例をそれぞれ示す回路構成図、第１０図は
本発明による第５の実施例としてダイオードを用いた整
流回路を示す回路構成図、第１１図は第１０図において
アノード電極Ａに負荷を、カソード電極に交流電源をそ
れぞれ接続した場合の回路構成図、第１２図乃至第１４
図は本発明の第６乃至第８の実施例をそれぞれ示す回路
構成図、第１５図及び第１６図は従来のそれぞれ異なる
整流回路をそれぞれ示す回路構成図である。 １・・・・・・オペアンプ、２・・・・・・ＦＥＴ、３
・・・・・・サイリスタ、３１・・・・・・ダイオード
、４・・・・・・バイアス電源、５・・・・・・ダイオ
ード、６・・・・・・帰還抵抗、７．８・・・・・・ツ
ェナーダイオード、９・・・・・・交流電源、１０・・
・・・・負荷、Ａ・・・・・・アノード電極、Ｋ・・・
・・・カソード電極、Ｇ・・・・・・ゲート電極。 出願人代理人　弁理士　鈴江武彦 第２図 第３図 第５図 第１０図 第１１図 第１４図 第１５図 第１６ｒＸＪ

Claims (3)

【特許請求の範囲】
1. （１）非反転入力端が入力端子に接続され、反転入力端
   が帰還抵抗を介して出力端子に接続されたオペアンプと
   、このオペアンプの出力により駆動され、ドレインをバ
   イアス電源を介して前記入力端子に接続された電界効果
   形トランジスタと、この電界効果形トランジスタのソー
   スにアノードまたはカソードの一方が接続され、他方が
   前記出力端子に接続された整流素子とを備えたことを特
   徴とする整流回路。
2. （２）整流素子はゲート駆動回路によりオン、オフ制御
   されるサイリスタを用いたものである特許請求の範囲（
   １）項に記載の整流回路。
3. （３）整流素子はダイオードを用いたものである特許請
   求の範囲（１）項に記載の整流回路。