JPH0697919A - 警報信号変換回路 - Google Patents

Abstract

(57)【要約】 【目的】 ｍビットのエラー信号をエラー個数に変換し
て出力する警報信号変換回路に関し、ＲＡＭを用いて警
報信号変換回路を小型化することを目的とする。 【構成】 パラレルデータをシリアルデータに変換する
パラレル／シリアル変換部と、該シリアルデータ中のエ
ラー信号を選択する選択信号をつくる選択信号生成部
と、該信号にてパラレル／シリアル変換部の出力中から
必要なエラー信号の部分を選択するポジション選択部を
備えたものにおいて、ポジション選択部で選択された各
エラー信号をアドレスデコード信号によりワイヤード接
続し、１本のエラー信号のみを選択する選択バッファ部
と、該選択バッファ部からのエラー信号に含まれるエラ
ー個数をカウントする加算部と、該加算部から出力され
るエラー個数の書き込み／読み出しを行うランダムアク
セス部を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パラレルで入力される
ｍビットのエラー信号をエラー個数に変換して出力する
警報信号変換回路に関する。

【０００２】同期デジタルハイアラーキ・インターフェ
ース（ＳＤＨインタフェース）により伝送されるデータ
のＢＩＰ−８演算のエラー検出のために、警報信号変換
回路が用いられる。

【０００３】図４はＳＴＭ−１、ＶＣ−４フレームの構
成を示す図であり、ＣＣＩＴＴ勧告Ｇ７０７に基づいた
同期デジタルハイアラーキ・インターフェースの代表例
を記載してある。

【０００４】図４に示すように、ＳＴＭ−１、ＶＣ−４
フレームは、９バイト列×９行のセクションオーバヘッ
ド（ＳＯＨ）の領域と１バイト列×９行のパスオーバヘ
ッド（ＰＯＨ）および260 バイト列×９行のデータ（Ｖ
Ｃ−４）よりなるペイロードの領域からつくられてい
る。

【０００５】このようなフレームを送信する場合のＢＩ
Ｐ−８演算のエラー検出は、次の手順により算出され
る。 送信側において、ペイロードのＢＩＰ−８演算データ
をペイロードの所定の指定領域に挿入し、伝送路上へ送
信する。

【０００６】受信側において、送られて来たＢＩＰ−
８演算データと受信側のペイロードのＢＩＰ−８演算デ
ータとを加算して新しいＢＩＰ−８演算データを算出
し、この新しいＢＩＰ−８演算データをペイロードの所
定の指定領域に挿入し、伝送路上へ送信する。

【０００７】受信側において、送られて来たＢＩＰ−
８演算データと受信側において算出したペイロードのＢ
ＩＰ−８演算データとを比較し、伝送路上のエラーを検
出する。

【０００８】受信側において、この比較結果をエラー
個数として警報信号変換回路に出力し、伝送路エラーの
監視を行う。

【０００９】

【従来の技術】近年、装置の小型化や低価格化が必須条
件となっている。このため、大規模集積回路のゲート数
を減らし、当該警報信号変換回路の効率化および小型化
を図ることが要望されている。

【００１０】図５は従来の一実施例回路を構成を示す図
である。以下、図５をもちいて従来例の警報信号変換回
路を説明する。なお、図５（Ａ）は当該警報信号変換回
路の基本構成を示し、図５（Ｂ）は当該警報信号変換回
路をｎ個を組み合わせた場合の構成を示す。

【００１１】図５（Ａ）および図５（Ｂ）において、30
-1〜30-nはｎ個のパラレル接続の警報信号変換回路であ
り、当該回路は同一構成を有している。そして、例え
ば、警報信号変換回路30-1は、パラレル／シリアル変換
部31と選択信号生成部32とポジション選択部33およびカ
ウンタ34を備えている。

【００１２】また、入力信号Ａはエラー個数の部分の位
置を示す信号であり、入力信号Ｂは送り側と受け側のＢ
ＩＰ−８演算データの比較結果であるエラー個数を示す
信号である。

【００１３】図５（Ａ）に示すように、ｍビットパラレ
ル（ｍ＝１、２、３・・：任意の自然数）よりなる入力
信号Ｂはパラレル／シリアル変換部31に入力してシリア
ルデータに変換される。なお、該シリアルデータはエラ
ー個数を含むエラー信号である。

【００１４】一方、入力信号Ａは選択信号生成部32に入
力し、入力信号Ａの所定位置に有る信号たとえばエラー
信号が存在する位置を示す選択信号がつくられる。ポジ
ション選択部33はＡＮＤ回路より構成されており、前記
の選択信号とシリアルデータの論理積による比較を行
い、該選択信号の位置にあるエラー信号を選択してカウ
ンタ34のイネーブル（ＥＮ）に加え、エラー信号が有る
ごとにカウンタ34をカウントアップさせてエラー個数を
算出し、ｎ並列の出力信号として送出する。

【００１５】また、図５（Ｂ）に示すように、ｎ個の入
力信号Ｂを取り扱う場合は、入力信号Ｂに対応したｎ個
の入力信号Ａとｎ個の警報信号変換回路30-1〜警報信号
変換回路30-nとを設け、エラー信号が有るごとにエラー
個数をカウントアップしてつくられたｎ個の出力信号を
つくる。

【００１６】即ち、従来の警報信号変換回路において
は、パラレル構成である入力信号ＢのＮ本が入力された
場合、同一構成のｎ個の警報信号変換回路30-1〜警報信
号変換回路30-nが必要になっている。

【００１７】

【発明が解決しようとする課題】従って、従来の警報信
号変換回路においては、入力信号の数に比例して回路規
模が大きくなるという課題がある。

【００１８】本発明は、ランダムアクセスメモリを用い
ることにより、当該警報信号変換回路を小型化すること
を目的とする。

【００１９】

【課題を解決するための手段】上記の目的を達成するた
め、図１に示すごとく、エラー信号を含むパラレルデー
タをシリアルデータに変換して出力するパラレル／シリ
アル変換部１と、該パラレル／シリアル変換部１から出
力されるシリアルデータの中からエラー信号の部分を選
択する選択信号をつくる選択信号生成部２と、該選択信
号生成部２から出力される選択信号に基づいて、前記パ
ラレル／シリアル変換部１から出力されるシリアルデー
タの中から必要なエラー信号の部分を選択するポジショ
ン選択部３とを備えたものにおいて、前記ポジション選
択部３で選択された各エラー信号をアドレスデコード信
号によりワイヤード接続し、１本のエラー信号のみを選
択する選択バッファ部４と、該選択バッファ部４からの
エラー信号に含まれるエラー個数をカウントする加算部
５と、該加算部５から出力されるエラー個数の書き込み
／読み出しを行うランダムアクセス部（ＲＡＭ部）６を
設けるように構成する。

【００２０】

【作用】本発明は図１に示すように、パラレル／シリア
ル変換部１においてｍビットパラレルの入力信号Ｂをシ
リアルデータに変換するようにし、選択信号生成部２に
おいてシリルデータの必要な部分を選択する選択信号を
つくるようにし、また、ポジション選択部３において選
択信号生成部２でつくられた選択信号とパラレル／シリ
アル変換部１で変換されたシリアルデータの論理積を求
めてシリアルデータの必要な部分のみを選択したエラー
信号を選択バッファ部４に加えるようにする。

【００２１】そして、所定のエラー信号を選択するよう
にワイヤード接続されて出力した選択バッファ部４から
のシリアルデータを加算部５に入力し、エラー信号が入
るごとにＲＡＭ部６から読み出されたカウント値に対し
てカウントアップを行うようにし、該ＲＡＭ部６ではこ
のカウントアップされたカウント値を新たに書き込む動
作を行うようにする。

【００２２】従って、数本のシリアルデータのエラーカ
ウント値を一つのＲＡＭ部６に書き込むことによりエラ
ー個数がカウント出来るようになり、当該回路の小型化
を図る事が可能となる。

【００２３】

【実施例】以下、図２〜図３により本発明の実施例を詳
細に説明する。図２は本発明の一実施例回路の構成を示
す図であり、本発明の警報変換回路である。また、図３
は本発明の一実施例回路のタイミングを示す図である。

【００２４】なお、図２と図３は入力信号Ｂは８ビット
のパラレル信号の例であり、かつ３本のパラレル入力よ
り形成してある。図３に示す信号(a) 〜(l) は図２に記
載された信号を示している。図３において、(a) はクロ
ック信号、(b) は入力信号Ａ、(c) は入力信号Ｂ、(d)
はデュアルフリップフロップ（ＤＦＦ）12から出力され
る信号、(e) は８ビット遅延部13から出力される信号で
ある。

【００２５】なお、(f) はＪＫＦＦ14から出力される信
号、(g) はパラレル／シリアル変換部（Ｐ／Ｓ部）11か
ら出力される信号、(h) は並列に接続されたアンド部15
（本例においては、アンド部15は図示したものを含めて
３つ）からそれぞれ出力される３つの信号の一つであ
る。

【００２６】また、(i) はＤＦＦ19から出力される信号
であり、該信号(i) は当該警報信号変換回路の出力信号
（エラー個数）である。さらに、(j),(k),(l) はＲＡＭ
部18に加わる信号であり、(j) は該ＲＡＭ部18に対する
のリードイネーブル（ＲＥ）、(k) は該ＲＡＭ部18に対
するライトイネーブル（ＷＥ）、(l) は該ＲＡＭ部18に
対する書き込みまたは読み出しのアドレス（ＡＤＤ）で
ある。

【００２７】図２において、11は８ビットパラレルの入
力信号Ｂ(c) をパラレル／シリアル変換（Ｐ／Ｓ変換）
し、シリアル変換した信号(g) を出力するＰ／Ｓ部であ
る。12は入力信号Ａ(b) をクロック信号(a) に同期させ
て信号(d) として出力するデュアルフリップフロップ
（ＤＦＦ）、13は該ＤＦＦ12の出力信号(d) を８ビット
遅延させて信号(e) として出力する８ビット遅延部、14
はＤＦＦ12からの信号(d) と該８ビット遅延部13からの
信号(e) とから８ビット幅のパルス信号(f) をつくるＪ
ＫＦＦである。

【００２８】なお、15はＰ／Ｓ部11から出力される信号
(g) とＪＫＦＦ14から出力される信号(f) との論理積を
とり、８ビットパルス間のエラー個数を示す信号(h) を
出力するアンド部、16は例えば３つのアンド部15から出
力される信号(h) の中の１本のみ選択して出力し、他の
２本の出力はハイインピーダンス状態に保つようにする
選択バッファ部である。

【００２９】また、17は選択バッファ部16より出力され
たエラー信号のエラー個数をカウントアップする加算
部、18は該加算部17により新たにカウントアップされた
エラー個数のカウント値の書き込みと読み出しを行うＲ
ＡＭ部であり、19はＲＡＭ部18の出力をクロック信号
(a) で１クロックを遅延させて同期をとるようにするＤ
ＦＦである。

【００３０】さらに、20はＤＦＦ19をリセットするため
の‘オール１’の信号を出力するインバータ、21はアド
レス（ＡＤＤ）(l) をデコードしたアドレスデコード信
号をつくるデータである。

【００３１】以下、図２と図３を用いて、本発明の回路
動作を説明する。ＤＦＦ19は入力信号Ａ(b) が‘Ｈ’に
なるごとに、インバータ20からの‘オール１’の信号は
ＤＦＦ19に入力されてリセットされる。

【００３２】先ず、ＤＦＦ12に入力した入力信号Ａ(b)
はクロック信号(a) に同期して１クロック遅延の信号
(d) がつくられ、該信号(d) はＪＫＦＦ14に入力する。
また、８ビット遅延部13でつくられた８ビット遅延した
信号(e) もＪＫＦＦ14に入力する。

【００３３】この２つの信号(d) と信号(e) はＪＫＦＦ
14の動作により、８ビット幅のパルス信号(f) となって
出力される。一方、Ｐ／Ｓ部11に入力された８ビットパ
ラレルの入力信号Ｂ(c) は、シリアルに変換されたエラ
ー信号Ｅ（‘１’のレベルの部分）を含む信号(g) とし
て出力される。この後、アンド部15により信号(g) と信
号(f) の論理積がとられ、８ビットパルス間のエラー信
号を示す信号(h) を出力する。

【００３４】なお、図示しない二つのアンド部でも同様
のエラー信号の信号(h) を出力しており、この３つの信
号(h) は選択バッファ部16に加えられ、ＲＡＭ部18の書
き込みアドレスをデコーダ21に加えてつくられたアドレ
スデコード信号によりＲＡＭ部18の書き込みに対応する
ように一つだけ選択されて加算部17に加えられる。

【００３５】ＲＡＭ部18からアドレス(l) と信号ＲＥ
(j) で読み出され、かつＤＦＦ19においてクロック信号
(a) で叩かれて出力する１クロック遅れのエラー信号
（出力信号）(i) は、加算部17の動作により選択バッフ
ァ部16からエラー‘１’が入力される毎に加算処理が行
われ、新たなエラー信号として加算部17からＲＡＭ部18
に信号ＷＥ(k) とアドレス(l) で書き込まれ、次の信号
ＲＥ(j) とアドレス(l) により読みだされ、ＤＦＦ19を
経てエラー個数を示す出力信号(i) として出力される。

【００３６】

【発明の効果】以上の説明から明らかなように本発明に
よれば、エラー信号入力がｎ本と多くなる場合でもカウ
ンタを多用することなく、一つの加算器と一つのＲＡＭ
によりカウントできるので、回路の小型化と小規模化に
寄与するところが大きいという効果を奏する。

【図面の簡単な説明】

【図１】 本発明の原理構成の回路を示す図である。

【図２】 本発明の一実施例回路の構成を示す図であ
る。

【図３】 本発明の一実施例回路のタイミングを示す図
である。

【図４】 ＳＴＭ−１、ＶＣ−４フレームの構成を示す
図である。

【図５】 従来の一実施例回路の構成を示す図である。

【符号の説明】

１はパラレル／シリアル変換部 ２は選択信号生成部 ３はポジション選択部 ４は選択バッファ部 ５は加算部 ６はランダムアクセスメモリ部（ＲＡＭ部）

Claims (1)

【特許請求の範囲】
1. 【請求項１】 エラー信号を含むパラレルデータをシリ
   アルデータに変換して出力するパラレル／シリアル変換
   部(1) と、 該パラレル／シリアル変換部(1) から出力されるシリア
   ルデータの中からエラー信号の部分を選択する選択信号
   をつくる選択信号生成部(2) と、 該選択信号生成部(2) から出力される選択信号に基づい
   て、前記パラレル／シリアル変換部(1) から出力される
   シリアルデータの中から必要なエラー信号の部分を選択
   するポジション選択部(3) とを備えたものにおいて、 前記ポジション選択部(3) で選択された各エラー信号を
   アドレスデコード信号によりワイヤード接続し、１本の
   エラー信号のみを選択する選択バッファ部(4)と、 該選択バッファ部(4) からのエラー信号に含まれるエラ
   ー個数をカウントする加算部(5) と、 該加算部(5) から出力されるエラー個数の書き込み／読
   み出しを行うランダムアクセスメモリ部(6) とを設けた
   ことを特徴とする警報信号変換回路。