JPH05191292A - アラームデータ変換回路 - Google Patents
アラームデータ変換回路Info
- Publication number
- JPH05191292A JPH05191292A JP520992A JP520992A JPH05191292A JP H05191292 A JPH05191292 A JP H05191292A JP 520992 A JP520992 A JP 520992A JP 520992 A JP520992 A JP 520992A JP H05191292 A JPH05191292 A JP H05191292A
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- JP
- Japan
- Prior art keywords
- signal
- parallel
- serial
- data
- circuit
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Abstract
(57)【要約】
【目的】 パラレルで入力されるｍビットのエラー結果
をエラー個数データに変換するアラームデータ変換回路
に関し、回路を小型化することを目的とする。 【構成】 パラレル／シリアル変換部１０１と、シリア
ルデータの必要な部分を選択するための信号を生成する
選択信号生成部１０２と、選択信号生成部１０２から出
力された信号に基づいて、パラレル／シリアル変換部１
０１から出力されるシリアルデータの内から必要な部分
を選択するポジション選択部１０３と、ポジション選択
部１０３によって選択された信号に含まれるエラー信号
の個数をカウントするカウンタ１０４と、を備えて構成
する。
をエラー個数データに変換するアラームデータ変換回路
に関し、回路を小型化することを目的とする。 【構成】 パラレル／シリアル変換部１０１と、シリア
ルデータの必要な部分を選択するための信号を生成する
選択信号生成部１０２と、選択信号生成部１０２から出
力された信号に基づいて、パラレル／シリアル変換部１
０１から出力されるシリアルデータの内から必要な部分
を選択するポジション選択部１０３と、ポジション選択
部１０３によって選択された信号に含まれるエラー信号
の個数をカウントするカウンタ１０４と、を備えて構成
する。
Description
【０００１】
【産業上の利用分野】本発明は、パラレルで入力される
ｍ（任意の自然数）ビットのエラー結果をエラー個数デ
ータに変換して出力するアラームデータ変換回路に関
し、主として、ＳＤＨ（同期デジタルハイアラーキ）イ
ンタフェースにより伝送されるデータのＢＩＰ−８符号
のエラー検出に用いられる。
ｍ（任意の自然数）ビットのエラー結果をエラー個数デ
ータに変換して出力するアラームデータ変換回路に関
し、主として、ＳＤＨ（同期デジタルハイアラーキ）イ
ンタフェースにより伝送されるデータのＢＩＰ−８符号
のエラー検出に用いられる。
【０００２】
【従来の技術】近年、装置の小型化、低価格化が必須条
件となっている。このため、ＬＳＩのゲート数を減ら
し、回路の効率化及び小型化が要望されている。
件となっている。このため、ＬＳＩのゲート数を減ら
し、回路の効率化及び小型化が要望されている。
【０００３】図４は従来のアラームデータ変換回路の構
成を示す回路ブロック図、図５はその詳細な回路構成
図、図６は図４及び図５で示した回路の論理を示す真理
値表である。これらの図に示すように、従来のアラーム
データ変換回路においては、８ビットのパラレル信号Ｂ
をエンコーダ２０１で４ビットのパラレル信号に変換し
ており、この従来のアラームデータ変換回路では、図６
の真理値表を実現する回路をゲートで構成していた（例
えば、特開平２−２４５９９８号公報参照）。
成を示す回路ブロック図、図５はその詳細な回路構成
図、図６は図４及び図５で示した回路の論理を示す真理
値表である。これらの図に示すように、従来のアラーム
データ変換回路においては、８ビットのパラレル信号Ｂ
をエンコーダ２０１で４ビットのパラレル信号に変換し
ており、この従来のアラームデータ変換回路では、図６
の真理値表を実現する回路をゲートで構成していた（例
えば、特開平２−２４５９９８号公報参照）。
【０００４】
【発明が解決しようとする課題】従って、従来のアラー
ムデータ変換回路においては、回路をゲートで構成して
いたため、回路規模が大きくなるという問題があった。
ムデータ変換回路においては、回路をゲートで構成して
いたため、回路規模が大きくなるという問題があった。
【０００５】本発明は、このような事情を考慮してなさ
れたもので、入力データを従来のようにエンコードする
ことなく、回路を小型化することを目的としている。
れたもので、入力データを従来のようにエンコードする
ことなく、回路を小型化することを目的としている。
【０００６】
【課題を解決するための手段】図１はこの発明の構成を
示すブロック図であり、図に示すように、この発明は、
エラー信号を含むパラレルデータをシリアルデータに変
換して出力するパラレル／シリアル変換部１０１と、パ
ラレル／シリアル変換部１０１から出力されるシリアル
データの内から必要な部分を選択するための信号を生成
して出力する選択信号生成部１０２と、選択信号生成部
１０２から出力された信号に基づいて、パラレル／シリ
アル変換部１０１から出力されるシリアルデータの内か
ら必要な部分を選択するポジション選択部１０３と、ポ
ジション選択部１０３によって選択された信号に含まれ
るエラー信号の個数をカウントするカウンタ１０４と、
を備えてなるアラームデータ変換回路である。
示すブロック図であり、図に示すように、この発明は、
エラー信号を含むパラレルデータをシリアルデータに変
換して出力するパラレル／シリアル変換部１０１と、パ
ラレル／シリアル変換部１０１から出力されるシリアル
データの内から必要な部分を選択するための信号を生成
して出力する選択信号生成部１０２と、選択信号生成部
１０２から出力された信号に基づいて、パラレル／シリ
アル変換部１０１から出力されるシリアルデータの内か
ら必要な部分を選択するポジション選択部１０３と、ポ
ジション選択部１０３によって選択された信号に含まれ
るエラー信号の個数をカウントするカウンタ１０４と、
を備えてなるアラームデータ変換回路である。
【０００７】
【作用】この発明によれば、パラレル／シリアル変換部
１０１により、入力されたｍビット（ｍ＝１，２，３・
・・：任意の自然数）のパラレルデータがシリアルデー
タに変換されて出力される。一方、選択信号生成部１０
２により、シリアルデータの必要な部分が選択され、ポ
ジション選択部１０３により、選択信号生成部１０２で
生成された信号とパラレル／シリアル変換部１０１で変
換されたシリアルデータとの論理積がとられ、シリアル
データの必要な部分のみのデータが選択され、カウンタ
１０４により、ポジション選択部１０３で選択された信
号がカウンタ１０４のＥＮ（イネーブル）に入力される
ことにより、エラー個数がカウントされる。
１０１により、入力されたｍビット（ｍ＝１，２，３・
・・：任意の自然数）のパラレルデータがシリアルデー
タに変換されて出力される。一方、選択信号生成部１０
２により、シリアルデータの必要な部分が選択され、ポ
ジション選択部１０３により、選択信号生成部１０２で
生成された信号とパラレル／シリアル変換部１０１で変
換されたシリアルデータとの論理積がとられ、シリアル
データの必要な部分のみのデータが選択され、カウンタ
１０４により、ポジション選択部１０３で選択された信
号がカウンタ１０４のＥＮ（イネーブル）に入力される
ことにより、エラー個数がカウントされる。
【０００８】したがって、パラレル／シリアル変換部１
０１で変換されたシリアルデータをポジション選択部１
０３で選択し、カウンタ１０４に入力することにより、
エラー値を認識し、カウントし、エラー個数を出力する
ようにしたので、エラー個数のカウントをカウンタ１０
４のみで行うことができ、回路の小型化が可能となる。
０１で変換されたシリアルデータをポジション選択部１
０３で選択し、カウンタ１０４に入力することにより、
エラー値を認識し、カウントし、エラー個数を出力する
ようにしたので、エラー個数のカウントをカウンタ１０
４のみで行うことができ、回路の小型化が可能となる。
【０００９】
【実施例】以下、図面に示す実施例に基づいてこの発明
を詳述する。なお、これによってこの発明が限定される
ものではない。
を詳述する。なお、これによってこの発明が限定される
ものではない。
【００１０】図２は本発明の一実施例の構成を示す回路
ブロック図である。なお、この実施例においては、入力
信号Ｂは８ビットのパラレル信号であるとして説明す
る。図２において、１は入力される入力信号ＡをＣＬＫ
（クロック信号）に同期させて信号（Ｆ）として出力す
るＤＦＦ（Ｄフリップフロップ）、２はＤＦＦ１の出力
信号（Ｆ）を８ｂｉｔ遅延させて信号（Ｄ）として出力
する８Ｄ（８ビット遅延回路）、３はＤＦＦ１からの信
号（Ｆ）と８Ｄ２からの信号（Ｄ）から８ビット幅のパ
ルス信号（Ｅ）を生成して出力するＪＫＦＦ（ＪＫフリ
ップフロップ）である。
ブロック図である。なお、この実施例においては、入力
信号Ｂは８ビットのパラレル信号であるとして説明す
る。図２において、１は入力される入力信号ＡをＣＬＫ
（クロック信号）に同期させて信号（Ｆ）として出力す
るＤＦＦ（Ｄフリップフロップ）、２はＤＦＦ１の出力
信号（Ｆ）を８ｂｉｔ遅延させて信号（Ｄ）として出力
する８Ｄ（８ビット遅延回路）、３はＤＦＦ１からの信
号（Ｆ）と８Ｄ２からの信号（Ｄ）から８ビット幅のパ
ルス信号（Ｅ）を生成して出力するＪＫＦＦ（ＪＫフリ
ップフロップ）である。
【００１１】４は８ビットパラレルの入力信号Ｂをパラ
レル／シリアル変換（以下、Ｐ／Ｓ変換と略称する）し
て信号（Ｇ）として出力するＰ／Ｓ（パラレル／シリア
ル変換回路）、５はＰ／Ｓ４から出力された信号（Ｇ）
とＪＫＦＦ３から出力された信号（Ｅ）との論理積をと
り、８ビットパルス間のエラーデータである信号（Ｈ）
として出力するアンド回路、６はアンド回路５からの信
号（Ｈ）がＥＮ（イネーブル）に入力される毎にエラー
個数をカウントし、エラー個数データである信号（Ｉ）
を出力するＣＴＲ（カウンタ）、７は入力された信号
（Ｉ）をラッチし、ＣＬＫ信号のタイミングで信号
（Ｊ）として出力するＬＴ（ラッチ回路）である。
レル／シリアル変換（以下、Ｐ／Ｓ変換と略称する）し
て信号（Ｇ）として出力するＰ／Ｓ（パラレル／シリア
ル変換回路）、５はＰ／Ｓ４から出力された信号（Ｇ）
とＪＫＦＦ３から出力された信号（Ｅ）との論理積をと
り、８ビットパルス間のエラーデータである信号（Ｈ）
として出力するアンド回路、６はアンド回路５からの信
号（Ｈ）がＥＮ（イネーブル）に入力される毎にエラー
個数をカウントし、エラー個数データである信号（Ｉ）
を出力するＣＴＲ（カウンタ）、７は入力された信号
（Ｉ）をラッチし、ＣＬＫ信号のタイミングで信号
（Ｊ）として出力するＬＴ（ラッチ回路）である。
【００１２】図３は実施例の動作を示すタイムチャート
であり、以下、この図に基づいて回路動作を説明する。
であり、以下、この図に基づいて回路動作を説明する。
【００１３】まず、ＤＦＦ１に入力された入力信号Ａ
（Ａ）は、ＣＬＫに同期して信号（Ｆ）としてＪＫＦＦ
３に入力され、さらに８Ｄ２で８ビット遅延された信号
（Ｄ）がＪＫＦＦ３に入力される。この２つの入力信号
（Ｆ）,（Ｄ）は、ＪＫＦＦ３の動作により、８ビット
幅のパルス信号（Ｅ）となって出力される。
（Ａ）は、ＣＬＫに同期して信号（Ｆ）としてＪＫＦＦ
３に入力され、さらに８Ｄ２で８ビット遅延された信号
（Ｄ）がＪＫＦＦ３に入力される。この２つの入力信号
（Ｆ）,（Ｄ）は、ＪＫＦＦ３の動作により、８ビット
幅のパルス信号（Ｅ）となって出力される。
【００１４】一方、Ｐ／Ｓ４に入力された８ビットパラ
レルの入力信号（Ｂ）は、シリアルに変換され、信号
（Ｇ）として出力される。この後、アンド回路５によ
り、信号（Ｇ）と信号（Ｅ）の論理積がとられ、８ビッ
トパルス間のエラーデータの信号（Ｈ）がカウンタ６の
ＥＮに入力される毎に、信号（Ｈ）のタイミングによ
り、エラー個数がカウントされ、カウント値である信号
（Ｉ）として出力されることになる。そして、ＬＴ７に
おいてエラー個数データがラッチされ出力される。
レルの入力信号（Ｂ）は、シリアルに変換され、信号
（Ｇ）として出力される。この後、アンド回路５によ
り、信号（Ｇ）と信号（Ｅ）の論理積がとられ、８ビッ
トパルス間のエラーデータの信号（Ｈ）がカウンタ６の
ＥＮに入力される毎に、信号（Ｈ）のタイミングによ
り、エラー個数がカウントされ、カウント値である信号
（Ｉ）として出力されることになる。そして、ＬＴ７に
おいてエラー個数データがラッチされ出力される。
【００１５】
【発明の効果】以上説明した様に、本発明によれば、エ
ラー信号の個数をカウントする場合、ゲートを多用せ
ず、カウンタでカウントするようにしたので、回路の小
型化、小規模化に寄与するところが大きい。
ラー信号の個数をカウントする場合、ゲートを多用せ
ず、カウンタでカウントするようにしたので、回路の小
型化、小規模化に寄与するところが大きい。
【図１】この発明の構成を示すブロック図である。
【図２】本発明の一実施例の構成を示す回路ブロック図
である。
である。
【図３】実施例の動作を示すタイムチャートである。
【図４】従来のアラームデータ変換回路の構成を示す回
路ブロック図である。
路ブロック図である。
【図５】従来のアラームデータ変換回路の詳細な回路構
成図である。
成図である。
【図６】従来のアラームデータ変換回路の論理を示す真
理値表である。
理値表である。
１ ＤＦＦ（Ｄフリップフロップ） ２ ８Ｄ（８ビット遅延回路） ３ ＪＫＦＦ（ＪＫフリップフロップ） ４ Ｐ／Ｓ（パラレル／シリアル変換回路） ５ アンド回路 ６ ＣＴＲ（カウンタ） ７ ＬＴ（ラッチ回路）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大塚 正則 福岡県福岡市博多区博多駅前三丁目22番８ 号 富士通九州ディジタル・テクノロジ株 式会社内
Claims (1)
- 【請求項１】 エラー信号を含むパラレルデータをシリ
アルデータに変換して出力するパラレル／シリアル変換
部（１０１）と、 パラレル／シリアル変換部（１０１）から出力されるシ
リアルデータの内から必要な部分を選択するための信号
を生成して出力する選択信号生成部（１０２）と、 選択信号生成部（１０２）から出力された信号に基づい
て、パラレル／シリアル変換部（１０１）から出力され
るシリアルデータの内から必要な部分を選択するポジシ
ョン選択部（１０３）と、 ポジション選択部（１０３）によって選択された信号に
含まれるエラー信号の個数をカウントするカウンタ（１
０４）と、を備えてなるアラームデータ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP520992A JPH05191292A (ja) | 1992-01-14 | 1992-01-14 | アラームデータ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP520992A JPH05191292A (ja) | 1992-01-14 | 1992-01-14 | アラームデータ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05191292A true JPH05191292A (ja) | 1993-07-30 |
Family
ID=11604806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP520992A Withdrawn JPH05191292A (ja) | 1992-01-14 | 1992-01-14 | アラームデータ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05191292A (ja) |
-
1992
- 1992-01-14 JP JP520992A patent/JPH05191292A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |