JPH0698275A - 映像信号変換装置 - Google Patents

Abstract

(57)【要約】 【目的】 入力された映像信号がインタレース方式の静
止画である場合に１本の線が重複した線の画像になった
り、あるいはスムーズな斜線が再現されない等の妨害を
発生することなく、高品位の出力映像信号が得られるよ
うな映像信号変換装置の提供を目的とする。 【構成】 読出されるべき映像信号フォーマットの少な
くとも１フレーム分の容量を有する映像メモリ(2) と、
入力された映像信号の走査線構造がインタレース方式で
あるかまたはノンインタレース方式であるかを判断する
走査線構造判別回路(8) と、入力された映像信号が動画
であるかまたは静止画であるかを判断する動き判別回路
(9) と、入力された映像信号がインタレース方式の静止
画であると両判別回路(8, 9)が判断した場合には、映像
メモリ(2) から映像信号をノンインタレース方式に変換
して読出すべく奇数，偶数両フィールドの映像信号の情
報を交互に読出すようにメモリ読出し制御回路(51, 52,
53)を切換えるメモリ読出し制御切換え回路(10)とを備
えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は入力された映像信号を異
なる走査方式の映像信号に変換する映像信号変換装置に
関する。

【０００２】

【従来の技術】この種の映像信号変換装置に関しては、
特開平1-295587号公報(IPC：H04N 9/00)の発明がある。
以下、この先行技術について、その構成を示す図１のブ
ロック図を参照して説明する。

【０００３】図１において、装置へ入力された映像信号
(以下、入力映像信号という) は A/D変換器１により A
/D変換された後、出力すべき映像信号の大きさで書込み
と読出しとを非同期に行うことが出来る映像メモリ２に
書込まれる。なお、 A/D変換器１による A/D変換の基準
クロックはプログラマブルPLL(Phase-Locked Loop)３が
生成するクロックが使用されるが、このプログラマブル
PLL ３は入力映像信号の同期信号に同期して任意の周波
数で発信することが出来る。

【０００４】メモリ書込み制御回路４は入力映像信号の
同期信号から映像メモリ２の書込み制御信号を、メモリ
読出し制御回路５は装置から出力されるべき映像信号
(以下、出力映像信号という) の同期信号から映像メモ
リ２の読出し制御信号をそれぞれ非同期に生成する。従
って、 A/D変換器１により A/D変換された後の入力映像
信号はメモリ書込み制御回路４が生成する書込み制御信
号により映像メモリ２に一旦書込まれ、メモリ読出し制
御回路５が生成する読出し制御信号により映像メモリ２
から読出される。

【０００５】読出し制御信号に従って映像メモリ２から
読出された映像信号はプログラマブル補間フィルタ６に
供給されてフィルタ処理された後、 D/A変換器７で D/A
変換される。この D/A変換器７からの出力は出力映像信
号としてその映像信号フォーマットに対応する表示装置
(図示せず) に与えられて映像を表示する。

【０００６】ここで、入力映像信号がインタレース方式
であり且つ静止画である場合の変換画像の例を図２の模
式図に示す。なお、図２は入力映像信号の走査線構造を
出力映像信号の走査線構造に変換する例として、１本の
走査線から２本の走査線を生成した場合を示している。

【０００７】この図２の模式図に示されている例では、
原画像Ａには１本の斜線が表現されているとする。この
原画像Ａのインタレース方式信号の奇数フィールドB1と
偶数フィールドB2とは個別にプログラマブル補間フィル
タ６でフィルタ処理されるため、それぞれのフィールド
間で補間処理が行われた補間画像C1, C2が得られる。こ
れらの補間画像C1, C2を１フレームとして見た場合にＤ
に示されているように、原画像Ａでは１本の斜線であっ
たのが３重の斜線になったり、あるいはスムーズな斜線
が再現されない等の妨害が生じて低品位の映像信号に変
換されてしまう。

【０００８】

【発明が解決しようとする課題】このように従来の映像
信号変換装置では、原画像Ａでは１本の斜線であったの
が３重の斜線に再生されたり、あるいはスムーズな斜線
が再現されない等の妨害が生じて低品位の映像信号に変
換されてしまうという問題があった。

【０００９】本発明は上述のような先行技術の問題点に
鑑みてなされたものであり、入力された映像信号がイン
タレース方式の静止画である場合に１本の線が重複した
線の画像になったり、あるいはスムーズな斜線が再現さ
れない等の妨害を発生することなく、高品位の出力映像
信号が得られるような映像信号変換装置の提供を目的と
する。

【００１０】

【課題を解決するための手段】本発明の第１の発明は、
入力された映像信号の水平同期信号に同期して任意の周
波数で発振して基準クロックを生成するクロック生成手
段と、このクロック生成手段が生成した基準クロックで
映像信号を A/D変換する A/D変換器と、この A/D変換器
により A/D変換された映像信号を記憶する映像メモリ
と、この映像メモリに対して映像信号の書込みと読出し
とを非同期に行うことにより、入力された映像信号をフ
ォーマットの異なる映像信号に走査変換するメモリ制御
手段と、映像メモリから読出された映像信号を補間処理
する補間手段と、この補間手段により補間処理された映
像信号を D/A変換する D/A変換器とを備えた映像信号変
換装置において、映像メモリは、読出されるべき映像信
号フォーマットの少なくとも１フレーム分の容量を有
し、入力された映像信号の走査線構造がインタレース方
式であるかまたはノンインタレース方式であるかを判断
する走査線構造判別手段と、入力された映像信号が動画
であるかまたは静止画であるかを判断する動き判別手段
と、入力された映像信号がインタレース方式の静止画で
あると両判別手段が判断した場合には、映像メモリから
映像信号をノンインタレース方式に変換して読出すべく
奇数，偶数両フィールドの映像信号の情報を交互に読出
すようにメモリ制御手段を切換えるメモリ制御切換え手
段とを備えたことを特徴とする。

【００１１】また本発明の第２の発明は、第１の発明に
加えて補間手段で補間処理されたノンインタレース方式
の映像信号をインタレース方式の映像信号に変換して D
/A変換器で D/A変換させることにより標準速映像信号出
力を得るノンインタレース／インタレース方式変換手段
と、補間手段で補間処理されたノンインタレース方式の
映像信号を D/A変換して出力することにより倍速映像信
号出力を得る上述の D/A変換器とは異なる D/A変換器と
を備えたことを特徴とする。

【００１２】

【作用】本発明の映像信号変換装置の第１の発明では、
メモリ制御切換え手段により入力映像信号が映像メモリ
から映像信号の偶数フィールド，奇数フィールドが交互
に読出されてノンインタレース方式に変換され、更に補
間手段によりフィールド間補間処理される。

【００１３】また第２の発明では、補間手段で補間処理
されたノンインタレース方式の映像信号がノンインタレ
ース／インタレース方式変換手段によりインタレース方
式の映像信号に変換されて更に D/A変換器で D/A変換さ
れることにより標準速映像信号出力が得られ、また補間
手段で補間処理されたノンインタレース方式の映像信号
が上述の D/A変換器とは異なる D/A変換器により D/A変
換されて出力されることにより倍速映像信号出力が得ら
れる。

【００１４】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。

【００１５】図３は本発明に係る映像信号変換装置の一
構成例を示すブロック図であり、前述の従来例の説明で
参照した図１と同一の参照符号は同一又は相当部分を示
している。まず、第１の発明について説明する。

【００１６】図３において、本発明の映像信号変換装置
へ入力された映像信号 (以下、入力映像信号という) は
A/D変換器１により A/D変換された後に映像メモリ２に
書込まれる。なお、映像メモリ２は従来例とは異なり、
この映像メモリ２から読出されるべき映像信号のフォー
マットの最低１フレーム分以上の容量を有している。ま
た、 A/D変換器１による A/D変換の基準クロックはクロ
ック生成手段としてのプログラマブルPLL(Phase-Locked
Loop)３が生成するクロックが使用されるが、このプロ
グラマブルPLL ３は入力映像信号の同期信号から生成さ
れる。

【００１７】参照符号４はメモリ書込み制御回路を、ま
た51, 52, 53はいずれもメモリ読出し制御回路をそれぞ
れ示しているが、これらはいずれもメモリ制御手段とし
て機能する。

【００１８】メモリ書込み制御回路４は入力された映像
信号の同期信号から映像メモリ２の書込み制御信号を、
メモリ読出し制御回路51, 52, 53は出力すべき映像信号
（以下、出力映像信号という）の同期信号から映像メモ
リ２の読出し制御信号をそれぞれ非同期に生成する。但
し、メモリ読出し制御回路51は入力された映像信号がノ
ンインタレース方式である場合の、メモリ読出し制御回
路52はインタレース方式で且つ動画である場合の、メモ
リ読出し制御回路53はインタレース方式で且つ静止画で
ある場合のメモリ読出し制御信号を出力する。

【００１９】一方、入力映像信号は走査線構造判別手段
としての走査線構造判別回路８及び動き判別手段として
の動き判別回路９にも与えられる。走査線構造判別回路
８は、入力映像信号の走査線構造がインタレース方式で
あるかノンインタレース方式であるかを判断する。ま
た、動き判別回路９は入力映像信号が動画であるか静止
画であるかを判断する。

【００２０】これらの両判別回路８，９による入力映像
信号がインタレース方式であるかノンインタレース方式
であるか、また動画であるか静止画であるかの判断結果
はメモリ制御切換え手段としてのメモリ読出し制御切換
え回路10に与えられる。メモリ読出し制御切換え回路10
は両判別回路８，９による判断結果に従ってメモリ読出
し制御回路51, 52, 53それぞれから出力されるメモリ読
出し制御信号のいずれかを映像メモリ２に与えるように
切り換える。

【００２１】ここで、映像メモリ２に書込まれ、また映
像メモリ２から読出される信号がNTSCフォーマットであ
る場合のメモリ読出し制御回路51, 52, 53それぞれによ
る読出し方式を図４の模式図に示す。

【００２２】図４に参照符号Ａで示されているのはノン
インタレース方式の映像信号の各フィールドが映像メモ
リ２に書込まれる順序であり、フレーム番号１の第１フ
ィールドから第512 フィールドまでが連続的に書込ま
れ、一旦メモリ書込み制御信号WRが停止した後、フレー
ム番号２についても同様に各フィールドの書込みが行わ
れる。

【００２３】また、図４に参照符号Ｂで示されているの
はインタレース方式の映像信号の各フィールドが映像メ
モリ２に書込まれる順序であり、フレーム番号１の奇数
フィールドの第１フィールドから第256 フィールドまで
が連続的に書込まれ、一旦メモリ書込み制御信号WRが停
止した後、フレーム番号１の偶数フィールドの第257フ
ィールドから第512 フィールドまでが連続的に書込まれ
る。そして再度メモリ書込み制御信号WRが停止した後、
フレーム番号２についても同様に奇数フィールド，偶数
フィールドの順で各フィールドの書込みが行われる。

【００２４】図４(c) はメモリ読出し制御回路51による
映像メモリ２からの各フィールドの読出し順序を示して
いる。このメモリ読出し制御回路51は、映像メモリ２に
記憶されているノンインタレース方式の映像信号の各フ
ィールドを映像メモリ２に記憶された順に読出す。即
ち、映像メモリ２に記憶されているノンインタレース方
式の映像信号のフレーム番号１の第１フィールドから第
512 フィールドまでが連続的に読出され、一旦メモリ読
出し制御信号RDが停止した後、フレーム番号２について
も同様に各フィールドの読出しが行われる。

【００２５】図４(d) はメモリ読出し制御回路52による
映像メモリ２からの各フィールドの読出し順序を示して
いる。このメモリ読出し制御回路52は、映像メモリ２に
記憶されているインタレース方式の動画の映像信号の各
フィールドを二度読みする。即ち、映像メモリ２に記憶
されているインタレース方式の動画の映像信号のフレー
ム番号１の奇数フィールドの第１フィールドが二回, 第
２フィールドが二回というように第256 フィールドまで
が二回づつ反復して連続的に読出され、一旦メモリ読出
し制御信号RDが停止した後、フレーム番号１の偶数フィ
ールドの第257フィールドが二回, 第258 フィールドが
二回というように第512 フィールドまでが二回づつ反復
して連続的に読出されて出力映像信号の１フレームが構
成される。

【００２６】図４(e) はメモリ読出し制御回路53による
映像メモリ２からの各フィールドの読出し順序を示して
いる。このメモリ読出し制御回路53は、映像メモリ２に
記憶されているインタレース方式の静止画の映像信号の
各フィールドを奇数フィールドと偶数フィールドとから
交互に読出す。即ち、映像メモリ２に記憶されているイ
ンタレース方式の静止画の映像信号のフレーム番号１の
奇数フィールドの第１フィールド, 偶数フィールドの第
257 フィールド, 奇数フィールドの第２フィールド, 偶
数フィールドの第258 フィールドというように読出し、
奇数フィールドの第256 フィールド, 偶数フィールドの
第512 フィールドと読出して一旦メモリ読出し制御信号
RDが停止した後、フレーム番号２についても同様に各フ
ィールドを読出す。

【００２７】換言すれば、インタレース方式の動画の映
像信号ではフィールド間の相関性はないので一方のフィ
ールドの映像信号の情報のみを使用し、インタレース方
式の静止画の映像信号ではフィールド間の相関性が有る
ので奇数，偶数両フィールドの映像信号の情報を使用し
てノンインタレース方式への変換が行われる。

【００２８】メモリ読出し制御切換え回路10から供給さ
れる映像メモリ読出し制御信号に従って上述のように映
像メモリ２から読出されたノンインタレース方式の映像
信号は、補間手段としてのプログラマブル補間フィルタ
６に供給されてフィルタ処理された後、ノンインタレー
ス／インタレース方式変換回路11により再度インタレー
ス方式信号に変換され、 D/A変換器71で D/A変換され、
図示されていない変換された映像信号フォーマットに対
応する表示装置に出力される。

【００２９】ここで、本発明の映像信号変換装置への入
力映像信号がインタレース方式であり且つ静止画である
場合の変換画像の例を図５の模式図に示す。なお、この
図５は前述の従来例の図２と同様に、入力映像信号の走
査線構造を出力映像信号の走査線構造に変換する例とし
て、１本の走査線から２本の走査線を生成した場合を示
している。

【００３０】この図５に示されている本発明の映像信号
変換装置による変換例では、前述のように奇数, 偶数両
フィールドの映像信号の情報を使用してノンインタレー
ス方式信号に変換した後にフィールド処理を行っている
ためフレーム内での補間が行われる。このため本発明の
映像信号変換装置では、図２に示されている従来例のよ
うな妨害は発生せず、高品位の映像信号が得られてい
る。

【００３１】次に、第２の発明について説明する。図３
に示されている実施例の本発明の映像信号変換装置で
は、上述の D/A変換器71の他にもう一つの D/A変換器72
が備えられている。この D/A変換器72は、ノンインタレ
ース／インタレース方式変換回路11で標準速映像信号に
変換する前のプログラマブル補間フィルタ６から出力さ
れた映像信号を D/A変換して倍速映像信号のままで出力
している。このように、標準速映像信号出力と倍速映像
信号出力との両方を備えることにより、標準速映像信号
に対応するモニタと倍速映像信号に対応するモニタとの
双方に映像信号を表示することが出来る。

【００３２】

【発明の効果】以上に詳述したように、本発明の映像信
号変換装置によれば、入力された映像信号がインタレー
ス方式の静止画である場合にも１本の線が重複しが画像
になったり、あるいは斜線がスムーズには再現されない
等の妨害が生じることな、高品位の映像信号を得ること
が可能になる。また更に、 D/A変換器を二つ備えること
により、標準速映像信号に対応するモニタにも、また倍
速映像信号に対応するモニタにも表示可能になる。

【図面の簡単な説明】

【図１】映像信号変換装置の従来例の構成を示すブロッ
ク図である。

【図２】入力映像信号がインタレース方式であり且つ静
止画である場合の従来例による変換画像の例を示す模式
図である。

【図３】本発明に係る映像信号変換装置の一構成例を示
すブロック図である。

【図４】本発明の映像信号変換装置においてNTSCフォー
マットの映像信号を対象とする３個のメモリ読出し制御
回路それぞれによる読出し方式を示す模式図である。

【図５】本発明の映像信号変換装置への入力映像信号が
インタレース方式であり且つ静止画である場合の変換画
像の例を示す模式図である。

【符号の説明】

１ A/D変換器 ２ 映像メモリ ３ プログラマブルPLL ４ メモリ書込み制御回路 ６ プログラマブル補間フィルタ ８ 走査線構造判別回路 ９ 動き判別回路 10 メモリ読出し制御切換え回路 11 ノンインタレース／インタレース方式変換回路 51 メモリ読出し制御回路（ノンインタレース用） 52 メモリ読出し制御回路（インタレース動画用） 53 メモリ読出し制御回路（インタレース静止画用） 71 D/A変換器（標準速出力用） 72 D/A変換器（倍速出力用）

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【手続補正書】

【提出日】平成４年１１月１８日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００３

【補正方法】変更

【補正内容】

【０００３】図１において、装置へ入力された映像信号
(以下、入力映像信号という) は A/D変換器１により A
/D変換された後、出力すべき映像信号の大きさで書込み
と読出しとを非同期に行うことが出来る映像メモリ２に
書込まれる。なお、 A/D変換器１による A/D変換の基準
クロックはプログラマブルPLL(Phase-Locked Loop)３が
生成するクロックが使用されるが、このプログラマブル
PLL ３は入力映像信号の同期信号に同期して任意の周波
数で発振することが出来る。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００２２

【補正方法】変更

【補正内容】

【００２２】図４に参照符号Ａで示されているのはノン
インタレース方式の映像信号の各フィールドが映像メモ
リ２に書込まれる順序であり、フレーム番号１の第１ラ
インから第512 ラインまでが連続的に書込まれ、一旦メ
モリ書込み制御信号WRが停止した後、フレーム番号２に
ついても同様に各ラインの書込みが行われる。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００２３

【補正方法】変更

【補正内容】

【００２３】また、図４に参照符号Ｂで示されているの
はインタレース方式の映像信号の各フィールドが映像メ
モリ２に書込まれる順序であり、フレーム番号１の奇数
フィールドの第１ラインから第256 ラインまでが連続的
に書込まれ、一旦メモリ書込み制御信号WRが停止した
後、フレーム番号１の偶数フィールドの第257 ラインか
ら第512 ラインまでが連続的に書込まれる。そして再度
メモリ書込み制御信号WRが停止した後、フレーム番号２
についても同様に奇数フィールド，偶数フィールドの順
で各ラインの書込みが行われる。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００２４

【補正方法】変更

【補正内容】

【００２４】図４(c) はメモリ読出し制御回路51による
映像メモリ２からの各ラインの読出し順序を示してい
る。このメモリ読出し制御回路51は、映像メモリ２に記
憶されているノンインタレース方式の映像信号の各フィ
ールドを映像メモリ２に記憶された順に読出す。即ち、
映像メモリ２に記憶されているノンインタレース方式の
映像信号のフレーム番号１の第１ラインから第512 ライ
ンまでが連続的に読出され、一旦メモリ読出し制御信号
RDが停止した後、フレーム番号２についても同様に各ラ
インの読出しが行われる。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００２５

【補正方法】変更

【補正内容】

【００２５】図４(d) はメモリ読出し制御回路52による
映像メモリ２からの各ラインの読出し順序を示してい
る。このメモリ読出し制御回路52は、映像メモリ２に記
憶されているインタレース方式の動画の映像信号の各フ
ィールドを二度読みする。即ち、映像メモリ２に記憶さ
れているインタレース方式の動画の映像信号のフレーム
番号１の奇数フィールドの第１ラインが二回, 第２ライ
ンが二回というように第256 ラインまでが二回づつ反復
して連続的に読出され、一旦メモリ読出し制御信号RDが
停止した後、フレーム番号１の偶数フィールドの第257
ラインが二回, 第258 ラインが二回というように第512
ラインまでが二回づつ反復して連続的に読出されて出力
映像信号の１フレームが構成される。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００２６

【補正方法】変更

【補正内容】

【００２６】図４(e) はメモリ読出し制御回路53による
映像メモリ２からの各ラインの読出し順序を示してい
る。このメモリ読出し制御回路53は、映像メモリ２に記
憶されているインタレース方式の静止画の映像信号の各
フィールドを奇数フィールドと偶数フィールドとから交
互に読出す。即ち、映像メモリ２に記憶されているイン
タレース方式の静止画の映像信号のフレーム番号１の奇
数フィールドの第１ライン, 偶数フィールドの第257 ラ
イン, 奇数フィールドの第２ライン, 偶数フィールドの
第258 ラインというように読出し、奇数フィールドの第
256 ライン, 偶数フィールドの第512 ラインと読出して
一旦メモリ読出し制御信号RDが停止した後、フレーム番
号２についても同様に各フィールドを読出す。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００３２

【補正方法】変更

【補正内容】

【００３２】

【発明の効果】以上に詳述したように、本発明の映像信
号変換装置によれば、入力された映像信号がインタレー
ス方式の静止画である場合にも１本の線が重複した画像
になったり、あるいは斜線がスムーズには再現されない
等の妨害が生じることなく、高品位の映像信号を得るこ
とが可能になる。また更に、 D/A変換器を二つ備えるこ
とにより、標準速映像信号に対応するモニタにも、また
倍速映像信号に対応するモニタにも表示可能になる。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 安田 尚高 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内 (72)発明者 安東 孝久 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力された映像信号の水平同期信号に同
   期して任意の周波数で発振して基準クロックを生成する
   クロック生成手段と、 該クロック生成手段が生成した基準クロックで映像信号
   をＡ／Ｄ変換するＡ／Ｄ変換器と、 該Ａ／Ｄ変換器によりＡ／Ｄ変換された映像信号を記憶
   する映像メモリと、 該映像メモリに対して映像信号の書込みと読出しとを非
   同期に行うことにより、入力された映像信号をフォーマ
   ットの異なる映像信号に走査変換するメモリ制御手段
   と、 前記映像メモリから読出された映像信号を補間処理する
   補間手段と、 該補間手段により補間処理された映像信号をＤ／Ａ変換
   するＤ／Ａ変換器とを備えた映像信号変換装置におい
   て、 前記映像メモリは、読出されるべき映像信号フォーマッ
   トの少なくとも１フレーム分の容量を有し、 入力された映像信号の走査線構造がインタレース方式で
   あるかまたはノンインタレース方式であるかを判断する
   走査線構造判別手段と、 入力された映像信号が動画であるかまたは静止画である
   かを判断する動き判別手段と、 入力された映像信号がインタレース方式の静止画である
   と前記両判別手段が判断した場合には、前記映像メモリ
   から映像信号をノンインタレース方式に変換して読出す
   べく奇数，偶数両フィールドの映像信号の情報を交互に
   読出すように前記メモリ制御手段を切換えるメモリ制御
   切換え手段とを備えたことを特徴とする映像信号変換装
   置。
2. 【請求項２】 前記補間手段で補間処理されたノンイン
   タレース方式の映像信号をインタレース方式の映像信号
   に変換して前記Ｄ／Ａ変換器でＤ／Ａ変換させることに
   より標準速映像信号出力を得るノンインタレース／イン
   タレース方式変換手段と、 前記補間手段で補間処理されたノンインタレース方式の
   映像信号をＤ／Ａ変換して出力することにより倍速映像
   信号出力を得る前記Ｄ／Ａ変換器とは異なるＤ／Ａ変換
   器とを備えたことを特徴とする請求項１に記載の映像信
   号変換装置。