JPH0698563A - 電力変換器の制御装置 - Google Patents
電力変換器の制御装置Info
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- JPH0698563A JPH0698563A JP4246146A JP24614692A JPH0698563A JP H0698563 A JPH0698563 A JP H0698563A JP 4246146 A JP4246146 A JP 4246146A JP 24614692 A JP24614692 A JP 24614692A JP H0698563 A JPH0698563 A JP H0698563A
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Abstract
(57)【要約】
【目的】本発明は、電力用半導体デバイスを多数個直列
接続及び並列接続或いは直並列接続したアームより構成
される電力変換器において、各アーム間のターンオフ動
作のバラツキを揃えるための電力変換器の制御装置を提
供することにある。 【構成】各アームの基準素子を、ターンオフタイムがよ
く揃った素子で構成するか、或いはターンオフタイムが
よく揃った素子とこの素子にターンオフタイムが比較的
近い素子とで構成し、アーム内の他の素子のターンオフ
動作が上記基準素子のターンオフ動作に揃うようにオフ
ゲート信号を調整する手段を設ける。
接続及び並列接続或いは直並列接続したアームより構成
される電力変換器において、各アーム間のターンオフ動
作のバラツキを揃えるための電力変換器の制御装置を提
供することにある。 【構成】各アームの基準素子を、ターンオフタイムがよ
く揃った素子で構成するか、或いはターンオフタイムが
よく揃った素子とこの素子にターンオフタイムが比較的
近い素子とで構成し、アーム内の他の素子のターンオフ
動作が上記基準素子のターンオフ動作に揃うようにオフ
ゲート信号を調整する手段を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、電力用半導体デバイス
を多数個直列接続及び並列接続或いは直並列接続したア
ームで構成される電力変換器の制御装置に関する。
を多数個直列接続及び並列接続或いは直並列接続したア
ームで構成される電力変換器の制御装置に関する。
【０００２】
【従来の技術】電力用半導体デバイスを用いて電力変換
器を構成し、直流から直流或いは直流から交流等に電力
変換する装置は、多くの分野で用いられている。特に、
最近は、大容量の電力用半導体デバイスを多数個直，並
列接続したアームで構成される超大容量の電力変換器に
対する需要が高まっている。
器を構成し、直流から直流或いは直流から交流等に電力
変換する装置は、多くの分野で用いられている。特に、
最近は、大容量の電力用半導体デバイスを多数個直，並
列接続したアームで構成される超大容量の電力変換器に
対する需要が高まっている。
【０００３】この電力用半導体デバイスを多数個直列接
続及び並列接続或いは直並列接続してアームを構成する
場合の問題点としては、多数個直列接続された個々の電
力用半導体デバイスに印加される電圧の分担や多数個並
列接続された個々の電力用半導体デバイスに流れる電流
の分担を如何にバランス良く揃えられるかにある。特
に、ターンオフ時の動作バラツキによる電圧分担や電流
分担が問題で、これ等を解決する制御方法が、例えば多
数個直列接続された場合の例として、特開昭55−33313
号公報「自己消弧形半導体素子の直列接続回路」に、述
べられている。
続及び並列接続或いは直並列接続してアームを構成する
場合の問題点としては、多数個直列接続された個々の電
力用半導体デバイスに印加される電圧の分担や多数個並
列接続された個々の電力用半導体デバイスに流れる電流
の分担を如何にバランス良く揃えられるかにある。特
に、ターンオフ時の動作バラツキによる電圧分担や電流
分担が問題で、これ等を解決する制御方法が、例えば多
数個直列接続された場合の例として、特開昭55−33313
号公報「自己消弧形半導体素子の直列接続回路」に、述
べられている。
【０００４】すなわち、アームを構成するため直列接続
する個々の電力用半導体デバイスは、できるだけターン
オフタイムのバラツキが少ない素子とし、これよりバラ
ツキが大きい素子にたいしては、オフゲート信号の発生
時刻やスナバコンデンサ容量を変えることにより実質的
なターンオフ動作のバラツキを少なくして、個々の電力
用半導体デバイスの分担電圧を良く揃えるものである。
この制御方法は、多数個並列接続された場合にも適用で
きるものである。
する個々の電力用半導体デバイスは、できるだけターン
オフタイムのバラツキが少ない素子とし、これよりバラ
ツキが大きい素子にたいしては、オフゲート信号の発生
時刻やスナバコンデンサ容量を変えることにより実質的
なターンオフ動作のバラツキを少なくして、個々の電力
用半導体デバイスの分担電圧を良く揃えるものである。
この制御方法は、多数個並列接続された場合にも適用で
きるものである。
【０００５】
【発明が解決しようとする課題】ところで、このように
してターンオフ動作のバラツキを少なくしたアームで構
成する電力変換器においても、各アーム間にターンオフ
動作のバラツキがあると、電力変換器の出力電圧がアン
バランスする問題が生ずるが、上記特開公報にはこれら
の問題点及びその解決法について言及されていない。
してターンオフ動作のバラツキを少なくしたアームで構
成する電力変換器においても、各アーム間にターンオフ
動作のバラツキがあると、電力変換器の出力電圧がアン
バランスする問題が生ずるが、上記特開公報にはこれら
の問題点及びその解決法について言及されていない。
【０００６】本発明の目的は、上記の事情に鑑み、電力
用半導体デバイスを多数個直列接続及び並列接続或いは
直並列接続したアームより構成される電力変換器におい
て、各アーム間のターンオフ動作のバラツキを揃えるた
めの制御装置を提供することにある。
用半導体デバイスを多数個直列接続及び並列接続或いは
直並列接続したアームより構成される電力変換器におい
て、各アーム間のターンオフ動作のバラツキを揃えるた
めの制御装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明では、電力用半導
体デバイスを多数個直列接続及び並列接続或いは直並列
接続したアームより構成される電力変換器において、各
アームの基準素子を、ターンオフタイムがよく揃った素
子で構成するか、或いはターンオフタイムがよく揃った
素子とこの素子にターンオフタイムが比較的近い素子と
で構成し、アーム内の他の素子のターンオフ動作が上記
基準素子のターンオフ動作に揃うようにオフゲート信号
を調整する手段を設ける。また、各アームの基準素子
を、ターンオフタイムがよく揃った素子とこの素子にタ
ーンオフタイムが比較的近い素子とで構成した場合に
は、ターンオフタイムがよく揃った素子を基準素子とす
るアームにターンオフタイムが比較的近い素子を基準素
子とするアームのターンオフ動作が揃うようにオン，オ
フゲート信号を調整する手段を設ける。さらに、少なく
とも上，下アームの基準素子はターンオフタイムがよく
揃った素子で構成するものとする。
体デバイスを多数個直列接続及び並列接続或いは直並列
接続したアームより構成される電力変換器において、各
アームの基準素子を、ターンオフタイムがよく揃った素
子で構成するか、或いはターンオフタイムがよく揃った
素子とこの素子にターンオフタイムが比較的近い素子と
で構成し、アーム内の他の素子のターンオフ動作が上記
基準素子のターンオフ動作に揃うようにオフゲート信号
を調整する手段を設ける。また、各アームの基準素子
を、ターンオフタイムがよく揃った素子とこの素子にタ
ーンオフタイムが比較的近い素子とで構成した場合に
は、ターンオフタイムがよく揃った素子を基準素子とす
るアームにターンオフタイムが比較的近い素子を基準素
子とするアームのターンオフ動作が揃うようにオン，オ
フゲート信号を調整する手段を設ける。さらに、少なく
とも上，下アームの基準素子はターンオフタイムがよく
揃った素子で構成するものとする。
【０００８】
【作用】上述の機能をもつオン，オフゲート信号調整手
段を設けることにより、電力変換器を構成する各アーム
間のターンオフ動作をよく揃えることができ、電力変換
器の出力電圧アンバランスを抑制できる効果がある。
段を設けることにより、電力変換器を構成する各アーム
間のターンオフ動作をよく揃えることができ、電力変換
器の出力電圧アンバランスを抑制できる効果がある。
【０００９】
【実施例】現在、数十〜百数十ＭＶＡ級の超大容量電力
変換器用の半導体デバイスとして、４〜８ｋＶ，３ｋＡ
級の大容量ＧＴＯ（ゲートターンオフサイリスタ）が実
用されている。そこで、以下に述べる本発明の実施例と
しては、大容量ＧＴＯを用いて三相電圧型インバータを
構成する場合で述べる。三相電圧型インバータの各アー
ムを大容量ＧＴＯ２個直列あるいは２個並列接続で構成
するものとすれば、大容量ＧＴＯは計１２個必要であ
る。図３は、ＧＴＯ素子１２個のターンオフタイムの分
布の一例を示すもので、これから三相電圧型インバータ
の各アームを構成するものとする。以下の実施例では、
主に直列接続の場合を例にとり説明する。
変換器用の半導体デバイスとして、４〜８ｋＶ，３ｋＡ
級の大容量ＧＴＯ（ゲートターンオフサイリスタ）が実
用されている。そこで、以下に述べる本発明の実施例と
しては、大容量ＧＴＯを用いて三相電圧型インバータを
構成する場合で述べる。三相電圧型インバータの各アー
ムを大容量ＧＴＯ２個直列あるいは２個並列接続で構成
するものとすれば、大容量ＧＴＯは計１２個必要であ
る。図３は、ＧＴＯ素子１２個のターンオフタイムの分
布の一例を示すもので、これから三相電圧型インバータ
の各アームを構成するものとする。以下の実施例では、
主に直列接続の場合を例にとり説明する。
【００１０】従来は、アーム内の直列接続ＧＴＯ素子の
分担電圧を極力揃えるため、例えば図４に示す素子組み
合わせの従来例のように、アーム内ＧＴＯ素子のターン
オフタイムのバラツキを極力揃えると共にオフゲート信
号の調整等を行っていた。このような方法では、アーム
内の直列接続ＧＴＯ素子の分担電圧を揃えることはでき
るが、各アーム間のターンオフ動作までは揃えられな
い。図４では、各アーム間のターンオフ動作の最大バラ
ツキは８μＳにもなる。この各アーム間のターンオフ動
作のバラツキは、三相電圧型インバータ交流出力におけ
る各相の正負出力電圧や各相間の電圧にアンバランスを
生ずることになり、例えば負荷の変圧器に直流偏磁を起
こして電力変換器運転不能の原因となるので、これの解
決が必要となる。
分担電圧を極力揃えるため、例えば図４に示す素子組み
合わせの従来例のように、アーム内ＧＴＯ素子のターン
オフタイムのバラツキを極力揃えると共にオフゲート信
号の調整等を行っていた。このような方法では、アーム
内の直列接続ＧＴＯ素子の分担電圧を揃えることはでき
るが、各アーム間のターンオフ動作までは揃えられな
い。図４では、各アーム間のターンオフ動作の最大バラ
ツキは８μＳにもなる。この各アーム間のターンオフ動
作のバラツキは、三相電圧型インバータ交流出力におけ
る各相の正負出力電圧や各相間の電圧にアンバランスを
生ずることになり、例えば負荷の変圧器に直流偏磁を起
こして電力変換器運転不能の原因となるので、これの解
決が必要となる。
【００１１】図１に、本発明による直列接続素子組み合
わせの一実施例を示す。図１では、ターンオフタイムが
約３０μＳと良く揃った素子をＵ相の上，下アームに基
準素子として、また該基準素子にターンオフタイムが比
較的近い約３２μＳの素子をＶ相の上，下アームに基準
素子として、さらに該基準素子にターンオフタイムが比
較的近い約３４μＳの素子をＷ相の上，下アームに基準
素子として設けてある。そして、各アームにおいては、
これ等基準素子よりもターンオフタイムの早い素子を直
列接続素子として組み合わせてある。
わせの一実施例を示す。図１では、ターンオフタイムが
約３０μＳと良く揃った素子をＵ相の上，下アームに基
準素子として、また該基準素子にターンオフタイムが比
較的近い約３２μＳの素子をＶ相の上，下アームに基準
素子として、さらに該基準素子にターンオフタイムが比
較的近い約３４μＳの素子をＷ相の上，下アームに基準
素子として設けてある。そして、各アームにおいては、
これ等基準素子よりもターンオフタイムの早い素子を直
列接続素子として組み合わせてある。
【００１２】図２に、図１の素子組み合わせでアームを
構成した場合の電力変換器の制御装置の一実施例を示
す。図２は、三相電圧型ＧＴＯインバータの一相分（例
えばＵ相）を示し、主な構成要素として、主回路はスナ
バ回路が並列接続されたＧＴＯを２個直列接続したもの
(但し、ＧＴＯに並列接続される帰還ダイオードは省略)
にフリーホイール回路が並列接続されたアノードリアク
トルを直列接続した直列体をアームとして上下２アー
ム、制御装置はＰＷＭ（パルス幅変調）波形を作る制御
回路と該制御回路の出力をうけて前記主回路のＧＴＯに
オンオフゲート信号を供給するゲートドライバ回路及び
本発明の作用を行うためのオフゲート信号遅延回路を示
している。
構成した場合の電力変換器の制御装置の一実施例を示
す。図２は、三相電圧型ＧＴＯインバータの一相分（例
えばＵ相）を示し、主な構成要素として、主回路はスナ
バ回路が並列接続されたＧＴＯを２個直列接続したもの
(但し、ＧＴＯに並列接続される帰還ダイオードは省略)
にフリーホイール回路が並列接続されたアノードリアク
トルを直列接続した直列体をアームとして上下２アー
ム、制御装置はＰＷＭ（パルス幅変調）波形を作る制御
回路と該制御回路の出力をうけて前記主回路のＧＴＯに
オンオフゲート信号を供給するゲートドライバ回路及び
本発明の作用を行うためのオフゲート信号遅延回路を示
している。
【００１３】図２において、Ｐ,Ｎは直流電源の正側,負
側端子、ＬＦはフイルタリアクトル、ＣＦはフイルタコ
ンデンサ、ＡＬP,ＡＬNは夫れ夫れ上,下アームに設けら
れたアノードリアクトル、ＲＡＬP，ＤＡＬP及びＲＡＬ
N，ＤＡＬNは前記上，下アームに設けられたアノードリ
アクトルに夫れ夫れ並列接続される抵抗と帰還ダイオー
ドからなるフリーホイール回路、ＧＴＯP1〜ＧＴＯP2は
上アーム，ＧＴＯN1〜ＧＴＯN2は下アームに夫れ夫れ設
けられたＧＴＯ２個直列接続回路、ＲＳP1〜ＲＳP2，Ｄ
ＳP1〜ＤＳP2，ＣＳP1〜ＣＳP2は前記上アームのＧＴＯ
P1〜ＧＴＯP2に夫れ夫れ並列接続される抵抗とダイオー
ド及びコンデンサからなるスナバ回路、ＲＳN1〜Ｒ
ＳN2,ＤＳN1〜ＤＳN2,ＣＳN1〜ＣＳN2は前記下アームの
ＧＴＯN1〜ＧＴＯN2に夫れ夫れ並列接続される抵抗とダ
イオード及びコンデンサからなるスナバ回路で、前記三
相電圧型インバータの一相分主回路を構成している。
側端子、ＬＦはフイルタリアクトル、ＣＦはフイルタコ
ンデンサ、ＡＬP,ＡＬNは夫れ夫れ上,下アームに設けら
れたアノードリアクトル、ＲＡＬP，ＤＡＬP及びＲＡＬ
N，ＤＡＬNは前記上，下アームに設けられたアノードリ
アクトルに夫れ夫れ並列接続される抵抗と帰還ダイオー
ドからなるフリーホイール回路、ＧＴＯP1〜ＧＴＯP2は
上アーム，ＧＴＯN1〜ＧＴＯN2は下アームに夫れ夫れ設
けられたＧＴＯ２個直列接続回路、ＲＳP1〜ＲＳP2，Ｄ
ＳP1〜ＤＳP2，ＣＳP1〜ＣＳP2は前記上アームのＧＴＯ
P1〜ＧＴＯP2に夫れ夫れ並列接続される抵抗とダイオー
ド及びコンデンサからなるスナバ回路、ＲＳN1〜Ｒ
ＳN2,ＤＳN1〜ＤＳN2,ＣＳN1〜ＣＳN2は前記下アームの
ＧＴＯN1〜ＧＴＯN2に夫れ夫れ並列接続される抵抗とダ
イオード及びコンデンサからなるスナバ回路で、前記三
相電圧型インバータの一相分主回路を構成している。
【００１４】ＣＴＲは電圧型インバータにおいて交流出
力を創出するためのＰＷＭ信号発生回路、ＧＤP1〜ＧＤ
P2，ＧＤN1〜ＧＤN2は前記ＣＴＲのＰＷＭ信号をうけて
夫れ夫れ前記上，下アームのＧＴＯP1〜ＧＴＯP2，ＧＴ
ＯN1〜ＧＴＯN2をオンオフ制御するためのゲートドライ
バ回路、ＴＤP1〜ＴＤP2及びＴＤN1〜ＴＤN2は本発明の
一実施例動作を行うオフゲート信号遅延回路で、前記一
相分主回路の制御装置を構成している。
力を創出するためのＰＷＭ信号発生回路、ＧＤP1〜ＧＤ
P2，ＧＤN1〜ＧＤN2は前記ＣＴＲのＰＷＭ信号をうけて
夫れ夫れ前記上，下アームのＧＴＯP1〜ＧＴＯP2，ＧＴ
ＯN1〜ＧＴＯN2をオンオフ制御するためのゲートドライ
バ回路、ＴＤP1〜ＴＤP2及びＴＤN1〜ＴＤN2は本発明の
一実施例動作を行うオフゲート信号遅延回路で、前記一
相分主回路の制御装置を構成している。
【００１５】ここで、図２におけるＵ相の上アームＧＴ
ＯP1〜ＧＴＯP2及び下アームGTON1〜ＧＴＯN2は、図１
に示すＵ相の素子組み合わせになるものとする。すなわ
ち、上アームＧＴＯP1と下アームＧＴＯN1のターンオフ
タイムが約３０μＳで、上アームＧＴＯP2と下アームＧ
ＴＯN2のターンオフタイムは約２６〜２８μＳと早い。
そこで、上アームＧＴＯP2と下アームＧＴＯN2のオフゲ
ート信号を、ゲートドライバ回路の前段に接続した前記
オフゲート信号遅延回路ＴＤP2，ＴＤN2により、夫れ夫
れ４〜２μＳ遅らせることで、アームとしてのターンオ
フタイムを約３０μＳに揃えることができる。これか
ら、Ｖ相，Ｗ相においても同様にオフゲート信号調整を
行うことにより、アームとしてのターンオフタイムを Ｖ相上，下アームで約３２μＳ Ｗ相上，下アームで約３４μＳ に揃えることができる。
ＯP1〜ＧＴＯP2及び下アームGTON1〜ＧＴＯN2は、図１
に示すＵ相の素子組み合わせになるものとする。すなわ
ち、上アームＧＴＯP1と下アームＧＴＯN1のターンオフ
タイムが約３０μＳで、上アームＧＴＯP2と下アームＧ
ＴＯN2のターンオフタイムは約２６〜２８μＳと早い。
そこで、上アームＧＴＯP2と下アームＧＴＯN2のオフゲ
ート信号を、ゲートドライバ回路の前段に接続した前記
オフゲート信号遅延回路ＴＤP2，ＴＤN2により、夫れ夫
れ４〜２μＳ遅らせることで、アームとしてのターンオ
フタイムを約３０μＳに揃えることができる。これか
ら、Ｖ相，Ｗ相においても同様にオフゲート信号調整を
行うことにより、アームとしてのターンオフタイムを Ｖ相上，下アームで約３２μＳ Ｗ相上，下アームで約３４μＳ に揃えることができる。
【００１６】以上に述べた図１，図２の直列接続におけ
る本発明の一実施例によれば、三相電圧型インバータに
おいて従来行っていた素子組み合わせで生じていた各相
上，下アームのターンオフ動作のバラツキをよく揃える
亊ができ、さらに各アーム間のターンオフ動作の最大バ
ラツキ（図４の従来例で約８μＳ）を約４μＳと半減で
きるので、三相電圧型インバータ交流出力における各相
の正負電圧アンバランスをほとんど生じさせないと同時
に各相間の電圧アンバランスも抑制できる効果がある。
る本発明の一実施例によれば、三相電圧型インバータに
おいて従来行っていた素子組み合わせで生じていた各相
上，下アームのターンオフ動作のバラツキをよく揃える
亊ができ、さらに各アーム間のターンオフ動作の最大バ
ラツキ（図４の従来例で約８μＳ）を約４μＳと半減で
きるので、三相電圧型インバータ交流出力における各相
の正負電圧アンバランスをほとんど生じさせないと同時
に各相間の電圧アンバランスも抑制できる効果がある。
【００１７】なお、上記した図１，図２の直列接続回路
における実施例で述べた本発明による制御方法は、並列
接続回路においても適用されるものである。その詳細動
作の説明は省略するが、図５に並列接続における従来素
子組み合わせ、図６に並列接続における本発明素子組み
合わせ、図７に三相電圧型インバータの一相分を構成す
るためのＧＴＯ並列接続回路（並列接続回路で一般的に
使用される電流バランサは省略）とその制御回路（図２
の点線で囲んだ部分に相当）を示しており、上記した直
列接続回路の場合と全く同様の作用効果がある。
における実施例で述べた本発明による制御方法は、並列
接続回路においても適用されるものである。その詳細動
作の説明は省略するが、図５に並列接続における従来素
子組み合わせ、図６に並列接続における本発明素子組み
合わせ、図７に三相電圧型インバータの一相分を構成す
るためのＧＴＯ並列接続回路（並列接続回路で一般的に
使用される電流バランサは省略）とその制御回路（図２
の点線で囲んだ部分に相当）を示しており、上記した直
列接続回路の場合と全く同様の作用効果がある。
【００１８】図８〜図９に、本発明の他の実施例を示
す。図８における素子の組み合わせは図１の場合と同じ
であるが、本実施例では各アームにおける実質的なター
ンオフタイムが約３０μＳに揃うようにゲート信号調整
を行うところに特徴がある。
す。図８における素子の組み合わせは図１の場合と同じ
であるが、本実施例では各アームにおける実質的なター
ンオフタイムが約３０μＳに揃うようにゲート信号調整
を行うところに特徴がある。
【００１９】図９に、図８の素子組み合わせでアームを
構成した場合の電力変換器の制御装置の一実施例を示
す。図９においては、三相電圧型インバータの一相分を
構成するためのＧＴＯ直列接続回路とその制御回路（図
２の点線で囲んだ部分に相当）を示しており、図２の実
施例回路の構成要素に追加して、前記上，下アームのＧ
ＴＯP1〜ＧＴＯP2，ＧＴＯN1〜ＧＴＯN2をオンオフ制御
するゲートドライバ回路前段に、夫れ夫れオンゲート信
号遅延回路ＴＤP3，ＴＤP4及びＴＤN3，ＴＤN4を設けて
ある。そして、Ｕ相の上，下アームは図１の実施例と同
様にオフゲート信号遅延回路の調整により、アームとし
てのターンオフタイムを約３０μＳに揃えることができ
る。
構成した場合の電力変換器の制御装置の一実施例を示
す。図９においては、三相電圧型インバータの一相分を
構成するためのＧＴＯ直列接続回路とその制御回路（図
２の点線で囲んだ部分に相当）を示しており、図２の実
施例回路の構成要素に追加して、前記上，下アームのＧ
ＴＯP1〜ＧＴＯP2，ＧＴＯN1〜ＧＴＯN2をオンオフ制御
するゲートドライバ回路前段に、夫れ夫れオンゲート信
号遅延回路ＴＤP3，ＴＤP4及びＴＤN3，ＴＤN4を設けて
ある。そして、Ｕ相の上，下アームは図１の実施例と同
様にオフゲート信号遅延回路の調整により、アームとし
てのターンオフタイムを約３０μＳに揃えることができ
る。
【００２０】ところで、Ｖ相上，下アームの基準素子の
ターンオフタイムは約３２μＳ、Ｗ相上，下アームの基
準素子のターンオフタイムは約３４μＳとなっているの
で、このままではアームとしてのターンオフタイムを約
３０μＳに揃えることができない。
ターンオフタイムは約３２μＳ、Ｗ相上，下アームの基
準素子のターンオフタイムは約３４μＳとなっているの
で、このままではアームとしてのターンオフタイムを約
３０μＳに揃えることができない。
【００２１】そこで、本発明では図１０に示す如く制御
することにより、アームとしてのターンオフタイムを実
質的に約３０μＳに揃えるものである。
することにより、アームとしてのターンオフタイムを実
質的に約３０μＳに揃えるものである。
【００２２】先ず、Ｖ相は上アームで説明すると、図９
のＧＴＯP1が約３２μＳ、ＧＴＯP2が約２８μＳのター
ンオフタイムの素子とする。そこで、図１０(イ）に示
すように、先ずＰＷＭ信号発生回路ＣＴＲからのＰＷＭ
信号の立上りにおいて、ＧＴＯP1及びＧＴＯP2のオンゲ
ート信号を前記したオンゲート信号遅延回路ＴＤP3，Ｔ
ＤP4により約２μＳ遅らせる。そして、ＰＷＭ信号の立
下りにおいて、ＧＴＯP1のオフゲート信号はそのまま
で、ＧＴＯP2のオフゲート信号は前記したオフゲート信
号遅延回路ＴＤP2により約４μＳ遅らせる。この結果、
ＰＷＭ信号のパルス幅を例えば１００μＳとして考える
と、ＧＴＯP1及びＧＴＯP2のオン幅は共に１３０μＳと
なり、実質的なターンオフタイムを約３０μＳに揃える
ことができる。また、Ｖ相下アームでも同様に考えられ
る。
のＧＴＯP1が約３２μＳ、ＧＴＯP2が約２８μＳのター
ンオフタイムの素子とする。そこで、図１０(イ）に示
すように、先ずＰＷＭ信号発生回路ＣＴＲからのＰＷＭ
信号の立上りにおいて、ＧＴＯP1及びＧＴＯP2のオンゲ
ート信号を前記したオンゲート信号遅延回路ＴＤP3，Ｔ
ＤP4により約２μＳ遅らせる。そして、ＰＷＭ信号の立
下りにおいて、ＧＴＯP1のオフゲート信号はそのまま
で、ＧＴＯP2のオフゲート信号は前記したオフゲート信
号遅延回路ＴＤP2により約４μＳ遅らせる。この結果、
ＰＷＭ信号のパルス幅を例えば１００μＳとして考える
と、ＧＴＯP1及びＧＴＯP2のオン幅は共に１３０μＳと
なり、実質的なターンオフタイムを約３０μＳに揃える
ことができる。また、Ｖ相下アームでも同様に考えられ
る。
【００２３】次に、Ｗ相については下アームで説明する
と、図９のＧＴＯN1が約３４μＳ、ＧＴＯN2が約３２μ
Ｓのターンオフタイムの素子とする。そこで、図１０
(ロ)に示すように、ＰＷＭ信号の立上りにおいてＧＴＯ
N1及びＧＴＯN2のオンゲート信号を前記したオンゲート
信号遅延回路ＴＤN3，ＴＤN4により約４μＳ遅らせ、Ｐ
ＷＭ信号の立下りにおいてＧＴＯN1のオフゲート信号は
そのままで、ＧＴＯN2のオフゲート信号を前記したオフ
ゲート信号遅延回路ＴＤN2により約２μＳ遅らせる。こ
の結果、Ｖ相の場合と同様に、実質的なターンオフタイ
ムを約３０μＳに揃えることができる。また、Ｗ相下ア
ームでも同様に考えられる。
と、図９のＧＴＯN1が約３４μＳ、ＧＴＯN2が約３２μ
Ｓのターンオフタイムの素子とする。そこで、図１０
(ロ)に示すように、ＰＷＭ信号の立上りにおいてＧＴＯ
N1及びＧＴＯN2のオンゲート信号を前記したオンゲート
信号遅延回路ＴＤN3，ＴＤN4により約４μＳ遅らせ、Ｐ
ＷＭ信号の立下りにおいてＧＴＯN1のオフゲート信号は
そのままで、ＧＴＯN2のオフゲート信号を前記したオフ
ゲート信号遅延回路ＴＤN2により約２μＳ遅らせる。こ
の結果、Ｖ相の場合と同様に、実質的なターンオフタイ
ムを約３０μＳに揃えることができる。また、Ｗ相下ア
ームでも同様に考えられる。
【００２４】なお、図８の素子組み合わせでは、ターン
オフ動作がよく揃った基準素子としてターンオフタイム
が約３０μＳ、この素子にターンオフ動作が比較的近い
基準素子としてターンオフタイムが約３２，３４μＳの
場合で述べたが、実際には、比較的近い基準素子として
ターンオフタイムが約２８μＳとなることも考えられ
る。この場合には、ターンオフタイムが約２８μＳの基
準素子のターンオフ動作を約２μＳ遅らせ、この基準素
子に他の素子のターンオフ動作を揃えるようオフゲート
信号を調整すことで、アームとしての実質的なターンオ
フタイムを約３０μＳに揃えることができる。
オフ動作がよく揃った基準素子としてターンオフタイム
が約３０μＳ、この素子にターンオフ動作が比較的近い
基準素子としてターンオフタイムが約３２，３４μＳの
場合で述べたが、実際には、比較的近い基準素子として
ターンオフタイムが約２８μＳとなることも考えられ
る。この場合には、ターンオフタイムが約２８μＳの基
準素子のターンオフ動作を約２μＳ遅らせ、この基準素
子に他の素子のターンオフ動作を揃えるようオフゲート
信号を調整すことで、アームとしての実質的なターンオ
フタイムを約３０μＳに揃えることができる。
【００２５】以上に述べた図８，図９の直列接続におけ
る本発明の一実施例によれば、三相電圧型インバータに
おける各相間の実質的なターンオフ動作バラツキをほと
んどなくすことができ、各相間の電圧アンバランスを大
幅に抑制できる効果がある。なお、上記した図８，図９
の直列接続回路における実施例で述べた本発明による制
御方法は、並列接続回路においても適用されるもので、
その作用動作については直列接続回路の場合と同じく考
えることができるので省略する。
る本発明の一実施例によれば、三相電圧型インバータに
おける各相間の実質的なターンオフ動作バラツキをほと
んどなくすことができ、各相間の電圧アンバランスを大
幅に抑制できる効果がある。なお、上記した図８，図９
の直列接続回路における実施例で述べた本発明による制
御方法は、並列接続回路においても適用されるもので、
その作用動作については直列接続回路の場合と同じく考
えることができるので省略する。
【００２６】以上、上記した本発明実施例では、電力用
半導体デバイスとしてＧＴＯ素子を、また電力変換器と
して三相電圧型インバータを、さらに直，並列接続とし
て２個の場合で述べたが、これに限定されることなく、
他の電力用半導体デバイスや電力変換器での適用、２個
以上の多数個直列接続及び並列接続或いは直並列接続す
る場合にも適用されるものである。また、上記本発明実
施例では、ターンオフタイムを揃える手段としてオフゲ
ート信号遅延回路を設けることで述べたが、これに限定
されることなく、ターンオフタイムを揃える作用を行う
別な手段、例えば各アームに設けられた基準素子の電圧
に他の素子の電圧が追従するように制御する手段として
もよいものである。
半導体デバイスとしてＧＴＯ素子を、また電力変換器と
して三相電圧型インバータを、さらに直，並列接続とし
て２個の場合で述べたが、これに限定されることなく、
他の電力用半導体デバイスや電力変換器での適用、２個
以上の多数個直列接続及び並列接続或いは直並列接続す
る場合にも適用されるものである。また、上記本発明実
施例では、ターンオフタイムを揃える手段としてオフゲ
ート信号遅延回路を設けることで述べたが、これに限定
されることなく、ターンオフタイムを揃える作用を行う
別な手段、例えば各アームに設けられた基準素子の電圧
に他の素子の電圧が追従するように制御する手段として
もよいものである。
【００２７】
【発明の効果】以上、本発明実施例によれば、電力用半
導体デバイスを多数個直列接続及び並列接続或いは直並
列接続したアームより構成される電力変換器において、
各アーム間の実質的なターンオフタイムを良く揃えるこ
とができ、電力変換器出力電圧のアンバランスを抑制で
きる効果がある。また、ターンオフタイムに比較的大き
なバラツキがある電力用半導体デバイスでも使用できる
ので、デバイスの選別に裕度ができ、その経済的効果も
大きい。
導体デバイスを多数個直列接続及び並列接続或いは直並
列接続したアームより構成される電力変換器において、
各アーム間の実質的なターンオフタイムを良く揃えるこ
とができ、電力変換器出力電圧のアンバランスを抑制で
きる効果がある。また、ターンオフタイムに比較的大き
なバラツキがある電力用半導体デバイスでも使用できる
ので、デバイスの選別に裕度ができ、その経済的効果も
大きい。
【図１】本発明による直列接続素子組み合わせの実施例
を示す図である。
を示す図である。
【図２】図１の直列接続素子組み合わせにおける実施例
回路図である。
回路図である。
【図３】ターンオフタイムのバラツキ分布例を示す図で
ある。
ある。
【図４】直列接続における素子組み合わせの従来例を示
す図である。
す図である。
【図５】並列接続における素子組み合わせの従来例を示
す図である。
す図である。
【図６】本発明による並列接続素子組み合わせの実施例
を示す図である。
を示す図である。
【図７】図６の並列接続素子組み合わせにおける実施例
回路図である。
回路図である。
【図８】本発明による直列接続素子組み合わせの他の実
施例を示す図である。
施例を示す図である。
【図９】図８の直列接続素子組み合わせにおける他の実
施例回路図である。
施例回路図である。
【図１０】図８，図９におけるＶ，Ｗ相のオン，オフゲ
ート信号調整法を示す図である。
ート信号調整法を示す図である。
Ｐ，Ｎ…直流電源の正側，負側端子、ＬＦ，ＣＦ…フイ
ルタリアクトルとコンデンサ、ＡＬP，ＡＬN…アノード
リアクトル、ＲＡＬP，ＲＡＬN…アノードリアクトル回
路の抵抗、ＤＡＬP，ＤＡＬN…アノードリアクトル回路
の帰還ダイオード、ＧＴＯP1，ＧＴＯP2，ＧＴＯN1，Ｇ
ＴＯN2…ゲートターンオフサイリスタ、ＲＳP1，Ｒ
ＳP2，ＲＳN1，ＲＳN2…スナバ回路抵抗、ＤＳP1，ＤＳ
P2，ＤＳN1，ＤＳN2…スナバ回路ダイオード、ＣＳP1，
ＣＳP2，ＣＳN1，ＣＳN2…スナバ回路コンデンサ、ＣＴ
Ｒ…ＰＷＭ信号発生回路、ＧＤP1，ＧＤP2，ＧＤN1，Ｇ
ＤN2…ゲートドライバ回路、ＴＤP1，ＴＤP2，ＴＤN1，
ＴＤN2…オフゲート信号遅延回路、ＴＤP3，ＴＤP4，Ｔ
ＤN3，ＴＤN4…オンゲート信号遅延回路。
ルタリアクトルとコンデンサ、ＡＬP，ＡＬN…アノード
リアクトル、ＲＡＬP，ＲＡＬN…アノードリアクトル回
路の抵抗、ＤＡＬP，ＤＡＬN…アノードリアクトル回路
の帰還ダイオード、ＧＴＯP1，ＧＴＯP2，ＧＴＯN1，Ｇ
ＴＯN2…ゲートターンオフサイリスタ、ＲＳP1，Ｒ
ＳP2，ＲＳN1，ＲＳN2…スナバ回路抵抗、ＤＳP1，ＤＳ
P2，ＤＳN1，ＤＳN2…スナバ回路ダイオード、ＣＳP1，
ＣＳP2，ＣＳN1，ＣＳN2…スナバ回路コンデンサ、ＣＴ
Ｒ…ＰＷＭ信号発生回路、ＧＤP1，ＧＤP2，ＧＤN1，Ｇ
ＤN2…ゲートドライバ回路、ＴＤP1，ＴＤP2，ＴＤN1，
ＴＤN2…オフゲート信号遅延回路、ＴＤP3，ＴＤP4，Ｔ
ＤN3，ＴＤN4…オンゲート信号遅延回路。
Claims (4)
- 【請求項１】電力用半導体デバイスを多数個直列接続及
び並列接続或いは直並列接続したアームで構成される電
力変換器において、各アームの基準素子をターンオフタ
イムがよく揃った素子で構成し、アーム内の他の素子の
ターンオフ動作が上記基準素子のターンオフ動作に揃う
ように、オフゲート信号を調整する手段を設けたことを
特徴とする電力変換器の制御装置。 - 【請求項２】電力用半導体デバイスを多数個直列接続及
び並列接続或いは直並列接続したアームより構成される
電力変換器において、各アームの基準素子をターンオフ
タイムがよく揃った素子とこの素子にターンオフタイム
が比較的近い素子とで構成し、アーム内の他の素子のタ
ーンオフ動作が上記基準素子のターンオフ動作に揃うよ
うに、オフゲート信号を調整する手段を設けたことを特
徴とする電力変換器の制御装置。 - 【請求項３】電力用半導体デバイスを多数個直列接続及
び並列接続或いは直並列接続したアームより構成される
電力変換器において、各アームの基準素子をターンオフ
タイムがよく揃った素子とこの素子にターンオフタイム
が比較的近い素子とで構成し、アーム内の他の素子のタ
ーンオフ動作が上記基準素子のターンオフ動作に揃うよ
うにオフゲート信号を調整すると共に、ターンオフタイ
ムがよく揃った素子を基準素子とするアームにターンオ
フタイムが比較的近い素子を基準素子とするアームのタ
ーンオフ動作が揃うようにオン，オフゲート信号を調整
する手段を設けたことを特徴とする電力変換器の制御装
置。 - 【請求項４】請求項２〜請求項３のいずれか１項におい
て、少なくとも上，下アームの基準素子はターンオフタ
イムがよく揃った素子で構成することを特徴とする電力
変換器の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246146A JPH0698563A (ja) | 1992-09-16 | 1992-09-16 | 電力変換器の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246146A JPH0698563A (ja) | 1992-09-16 | 1992-09-16 | 電力変換器の制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0698563A true JPH0698563A (ja) | 1994-04-08 |
Family
ID=17144174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4246146A Pending JPH0698563A (ja) | 1992-09-16 | 1992-09-16 | 電力変換器の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0698563A (ja) |
-
1992
- 1992-09-16 JP JP4246146A patent/JPH0698563A/ja active Pending
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