JPH06993A - 印刷装置 - Google Patents

Abstract

(57)【要約】 【目的】 第１及び第２の基準クロックに応じて転送ク
ロックを出力する事により、高速転送を行える印刷装置
を提供する。 【構成】 不図示のプリンタ部からのＢＤ信号１０１を
ＣＬＫ信号１０２の立ち上がりでサンプリングするＪ−
Ｋ．ＦＦ１０３かＣＬＫ信号１０２の立ち下がりでサン
プリングするＪ−Ｋ．ＦＦ１０４の何れかが有効になる
と、他方のＪ−Ｋ．ＦＦがＡＮＤゲート１０５，１０６
でマスクされる。そして、有効なＪ−Ｋ．ＦＦのＱ出力
によりＣＬＫ信号又はその反転信号がＡＮＤゲート１０
８，１０９で選択され、ＯＲゲート１１０を通してカウ
ンタ１１２に供給され、その信号によりＶＣＫ信号１２
４が不図示のビデオ信号転送回路へ出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばプリンタインタ
ーフェース手段を介してコントローラ部よりプリンタ部
へ転送されたイメージデータを印刷する印刷装置に関す
る。

【０００２】

【従来の技術】従来、レーザビームプリンタ等のラスタ
ースキャン型プリンタでは、不図示のコントローラ部と
プリンタ部により構成され、コントローラ部におけるプ
リンタインターフェース回路部内の同期回路は図５のよ
うに構成されている。

【０００３】図中、５０１はＪ−Ｋフリップフロップで
あり（以降ＦＦと略す）、５０２は負論理のＯＲゲート
であり、５０３はバイナリーアップカウンタであり、５
０４は不図示のプリンタ部より入力されるビームディテ
クト（同期）信号（以降ＢＤと略す）であり、５０５は
基準クロックであり（以降ＣＬＫと略す）、５０６は本
回路ブロックにおけるリセット信号であり、５０７はＪ
−Ｋ．ＦＦ５０１のＱ出力であり、５０８はバイナリー
アップカウンタ５０３のＱｃ出力であり、以降の回路ブ
ロックにおけるビデオ信号送出クロックである（以降Ｖ
ＣＫと略す）。そして、５０９はバイナリーアップカウ
ンタ５０３のリセット信号である。

【０００４】以下に図５を用いて動作原理の説明を行
う。

【０００５】まず、ＣＬＫ信号５０５は基準クロックで
あり、発振器等の回路デバイスより供給されている。Ｂ
Ｄ信号５０４はプリンタ内部にて印字開始タイミングと
なるまでローレベルを保持している。リセット信号５０
６はＪ−Ｋ．ＦＦ５０１及びバイナリーアップカウンタ
５０３の初期化を行った後、ハイレベルに固定されてい
る。またＪ−Ｋ．ＦＦ５０１は初期化された後、Ｊ入力
はローレベルでＫ入力もローレベルであるので、Ｑ出力
５０７はローレベルに固定されており、ゲート５０２を
通じてリセット信号５０９となり、バイナリーアップカ
ウンタ５０３をリセット状態に保持する。

【０００６】次に、印字動作が開始され、用紙位置がプ
リンタ内の印字可能な位置にあり、レーザー光がスキャ
ンしある基準の位置に来たときにＢＤ信号５０４がハイ
レベルとなる、するとＪ−Ｋ．ＦＦ５０１はＪ入力がハ
イレベルとなるのでＱ出力がハイレベルとなり、カウン
タ５０３のリセット状態は解除される、そして、カウン
タ５０３はリセット状態が解除された後、入力されるＣ
ＬＫ信号５０５によりカウントを開始し、ＶＣＫ信号５
０８はカウンタ５０３のＱｃ出力につながっているの
で、結果としてＶＣＫ信号５０８はＣＬＫ信号５０５の
１／８の周波数の信号となる。このときのタイミングチ
ャートを図６に示す。

【０００７】ここで、上述の回路の意味を図６及び図７
に示すタイミングチャートを用いて説明する。

【０００８】まず、図６において、ＢＤ信号５０４はＣ
ＬＫ信号５０５と競合しないように書いてある。これ
は、一般にＣＬＫ信号５０５に対してＢＤ信号５０４が
非同期タイミングで入力されるものであり、図６に示す
ようにＣＬＫ信号５０５の立ち上がりエッジに対し十分
セットアップマージンをもって入力されるとは限らな
い。つまり、図７に示すようにＢＤ信号５０４とＣＬＫ
信号５０５が、ほぼ同時に立ち上がる事が予想される。
そのため結果として図７に示すケース１とケース２の様
な２種類の現象が存在する。

【０００９】ケース１：ＢＤの立ち上がりをＪ−Ｋ．Ｆ
Ｆが捕まえられたとき ケース１：ＢＤの立ち上がりをＪ−Ｋ．ＦＦが捕まえら
れなかったとき 即ち、ＢＤ信号５０４の入力タイミングに対し、最悪上
記ケースの同期ズレが存在する。そして、その同期ズレ
をジッターと称しサンプリング周波数で決まる値であ
り、図７の例ではＴｚで示すＣＬＫ信号５０５の一周期
分の値である。

【００１０】そして、このジッターがドット幅に比べて
ある割合以上だと印字結果を劣化させる原因となるの
で、一般的にはドット幅の１／８程度に抑える必要があ
る。

【００１１】そのため、図５の回路では、ＣＬＫ信号を
ビデオクロックの８倍の周波数とし、ＣＬＫ信号にてＢ
Ｄ信号のサンプリングを行った後、１／８分周回路でＶ
ＣＫ信号を作っている。

【００１２】図８は、ＣＬＫ信号とＶＣＫ信号が同一周
波数であった場合であり、図示する様に丸一ドット分の
ジッターが発生してしまい実用に耐えるものではない。

【００１３】

【発明が解決しようとしている課題】しかしながら、上
記従来例では、ジッターをドット幅の１／８と決めた場
合、基準クロックであるＣＬＫ信号がビデオ転送クロッ
クであるＶＣＫ信号の８倍の周波数を必要とするため、
近年では機器のドット密度の向上や印字速度の向上に伴
い、ビデオ転送周波数自体がかなり高周波である必要が
生じており、更にその８倍の周波数を作るのは困難にな
ってきている。

【００１４】本発明は、上記課題を解決するために成さ
れたもので、第１及び第２の基準クロックに応じて転送
クロックを出力する事により、高速転送を行える印刷装
置を提供する事を目的とする。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、本発明の印刷装置は以下の構成を有する。

【００１６】即ち、プリンタインターフェース手段を介
してコントローラ部よりプリンタ部へ転送されたイメー
ジデータを印刷する印刷装置において、プリンタ部より
の同期信号を第１の基準クロックにてサンプリングする
第１のサンプリング手段と、プリンタ部よりの同期信号
を第２の基準クロックにてサンプリングする第２のサン
プリング手段と、第１及び第２のサンプリング手段での
サンプリングに基づいて第１又は第２の基準クロックの
どちらかを選択する選択手段と、該選択手段で選択され
た基準クロックに応じてイメージデータを転送する転送
クロックを出力する出力手段とを有する。

【００１７】

【作用】以上の構成において、プリンタ部よりコントロ
ーラ部に入力された同期信号を第１の基準クロックにて
サンプリングすると共に、第２の基準クロックにてサン
プリングし、そのサンプリングに基づいて第１又は第２
の基準クロックのどちらかを選択する。そして、選択さ
れた基準クロックに応じてイメージデータを転送する転
送クロックを出力する。

【００１８】

【実施例】以下、図面を参照して本発明に係る好適な一
実施例を詳細に説明する。

【００１９】図１は、プリンタインターフェース回路部
における主走査方向の同期回路部の構成を示す図であ
り、基準クロックを立ち上がりエッジだけでなく、立ち
下がりエッジも使用する事で、従来必要とした周波数の
１／２の周波数で同一のジッター規格を実現したもので
ある。

【００２０】図中、１０１はＢＤ信号であり、不図示の
プリンタ部より入力される。１０２は本同期回路の基準
クロックであり、Ｊ−Ｋ．ＦＦ１０３に入力されるとと
もにインバーターゲート１０７を介して反転された信号
１１９がＪ−Ｋ．ＦＦ１０４にも入力される。１０５，
１０６はそれぞれＡＮＤゲートであり、各出力１１３，
１１４は各Ｊ−Ｋ．ＦＦ１０３，１０４のＪ入力端子に
入力される。１０８はＡＮＤゲートであり、Ｊ−Ｋ．Ｆ
Ｆ１０４のＱ出力１１６とＣＬＫ信号１０２の論理積を
行い、その出力１２０がＯＲゲート１１０へ入力され
る。１０９はＡＮＤゲートであり、Ｊ−Ｋ．ＦＦ１０３
のＱ出力１１５とＣＬＫ信号１０２の反転信号１１９の
論理積を行い、その出力１２１がＯＲゲート１１０へ入
力される。１１０はＯＲゲートであり、上述の出力１２
０，１２１の論理和を行い、その出力１２２がカウンタ
１１２のクロック端子に入力される。１１１はＯＲゲー
トであり、Ｊ−Ｋ．ＦＦ１０３，１０４のＱ出力１１
５，１１６の論理和を行い、その出力１２３がカウンタ
１１２のリセット端子に入力される。１２４はカウンタ
１１２のＱｂ端子から出力されるＶＣＫ信号であり、供
給されるクロック信号１２２の１／４の周波数信号を不
図示のビデオ信号転送回路へ出力する。１２５，１２６
はそれぞれＪ−Ｋ．ＦＦ１０３，１０４のＫ入力であ
り、ローレベルに固定されている。そして、１２７はリ
セット信号であり、不図示のコントローラ部の制御回路
より必要に応じて入力されるものとする。

【００２１】次に、図２〜図４に示すタイミングチャー
トを用いて図１の回路の動作説明を行う。

【００２２】１）ＢＤ信号１０１がＣＬＫ信号１０２の
立ち上がりに対して余裕をもって入力された場合。この
ケースは図２のタイミングチャートを参照。

【００２３】まず、システムリセット信号１２７により
Ｊ−Ｋ．ＦＦ１０３，１０４はそれぞれリセットされて
おり、各Ｑ出力１１５，１１６はローレベルに初期化さ
れた後リセット信号は解除されているものとする。そし
て、各Ｑ出力１１５，１１６（ローレベル）はＯＲゲー
ト１１１に入力され、その出力１２３がカウンタ１１２
のリセット端子に入力され、カウンタ１１２をリセット
状態に保持している。また、各Ｑ出力１１５，１１６は
ＡＮＤゲート１０８，１０９へもそれぞれ接続されてお
り、各ＡＮＤゲート１０８，１０９の他方の入力端子に
接続されているＣＬＫ信号１０２，ｎＣＬＫ信号１１９
をマスクしている。そして、各Ｊ−Ｋ．ＦＦ１０３，１
０４のｎＱ出力１１７，１１８はハイレベルであるた
め、ＡＮＤゲート１０５，１０６へハイレベルを供給し
ている。また、これらＡＮＤゲート１０５，１０６の他
方の入力端子はＢＤ信号１０１が接続されており、ＢＤ
信号１０１は印字開始タイミングになるまでローレベル
を保持している。

【００２４】次に、ＢＤ信号１０１が入力されるとＡＮ
Ｄゲート１０５，１０６はそれぞれハイレベルを次段の
Ｊ−Ｋ．ＦＦ１０３，１０４のＪ入力端子に供給し、そ
の後Ｊ−Ｋ．ＦＦ１０３はＣＬＫ１０２のクロックの立
ち上がりによって出力を反転する。このＪ−Ｋ．ＦＦ１
０３の出力反転に伴い、ｎＱ出力１１７はローレベルと
なり、ＡＮＤゲート１０６へローレベルを供給し、他方
の端子信号であるＢＤ信号１０１をマスクする。すると
Ｊ−Ｋ．ＦＦ１０４のＪ入力端子はローレベルに再度固
定される。つまり、これ以降にＪ−Ｋ．ＦＦ１０４にＣ
ＬＫ信号１０２が入力されてもＪ入力端子がローレベル
であるためＦＦ１０４のＱ及びｎＱ出力１１６，１１８
は最初の状態を保持し続ける。

【００２５】また、ＦＦ１０３のＱ出力１１５がハイレ
ベルになった事により、ＯＲゲート１１１を通してハイ
レベルの出力１２３がカウンタ１１２のリセット端子へ
供給され、カウンタ１１２を動作可能状態にする。また
ＦＦ１０３のＱ出力１１５がハイレベルになった事によ
り、インバーターゲート１０７を通したＣＬＫ信号であ
るｎＣＬＫ信号１１９がＡＮＤゲート１０９からそのま
ま出力され、その出力１２１がＯＲゲート１１０を通し
てカウンタ１１２のクロック端子に供給される。これに
より、カウンタ１１２はＱｂ端子よりＶＣＫ信号１２４
を出力、つまり本回路ブロックへ入力される基準クロッ
クであるＣＬＫ信号１０２の立ち下がりに同期した１／
４の周波数の信号をビデオ信号転送用クロックとして次
段の回路ブロックへ出力する。

【００２６】２）ＢＤ信号１０１がＣＬＫ信号１０２の
立ち下がりに対して余裕をもって入力された場合。この
ケースは図３のタイミングチャートを参照。

【００２７】まず、システムリセット信号１２７により
Ｊ−Ｋ．ＦＦ１０３，１０４はそれぞれリセットされて
おり、各Ｑ出力１１５，１１６はローレベルに初期化さ
れた後リセット信号は解除されているものとする。そし
て、各Ｑ出力１１５，１１６（ローレベル）はＯＲゲー
ト１１１に入力され、その出力１２３がカウンタ１１２
のリセット端子に入力され、カウンタ１１２をリセット
状態に保持している。また、各Ｑ出力１１５，１１６は
ＡＮＤゲート１０８，１０９へもそれぞれ接続されてお
り、各ＡＮＤゲート１０８，１０９の他方の入力端子に
接続されているＣＬＫ信号１０２，ｎＣＬＫ信号１１９
をマスクしている。そして、各Ｊ−Ｋ．ＦＦ１０３，１
０４のｎＱ出力１１７，１１８はハイレベルであるた
め、ＡＮＤゲート１０５，１０６へハイレベルを供給し
ている。また、これらＡＮＤゲート１０５，１０６の他
方の入力端子はＢＤ信号１０１が接続されており、ＢＤ
信号１０１は印字開始タイミングになるまでローレベル
を保持している。

【００２８】次に、ＢＤ信号１０１が入力されるとＡＮ
Ｄゲート１０５，１０６はそれぞれハイレベルを次段の
Ｊ−Ｋ．ＦＦ１０３，１０４のＪ入力端子に供給し、そ
の後ＣＬＫ信号１０２のクロックの立ち下がりがインバ
ーター１０７によりｎＣＬＫ信号１１９としてＪ−Ｋ．
ＦＦ１０４のクロック端子に入力され、Ｑ及びｎＱ出力
１１６，１１８が反転する。そして、ＡＮＤゲート１０
５へローレベルのｎＱ出力１１８が供給され、ＢＤ信号
１０１をマスクし、ローレベルの出力１１３がＪ−Ｋ．
ＦＦ１０３のＪ入力端子に供給され、Ｊ入力端子はロー
レベルに再度固定される。つまり、これ以降にＦＦ１０
３にクロック信号が入力されてもＪ入力端子がローレベ
ルであるためＦＦ１０３のＱ及びｎＱ出力１１５，１１
７は最初の状態を保持し続ける。

【００２９】また、ＦＦ１０４のＱ出力１１６がハイレ
ベルになった事により、ＯＲゲート１１１を通してハイ
レベルの出力１２３がカウンタ１１２のリセット端子へ
供給され、カウンタ１１２を動作可能状態にする。また
ＦＦ１０４のＱ出力１１６がハイレベルになった事によ
り、ＣＬＫ信号１０２がＡＮＤゲート１０８からそのま
ま出力され、その出力１２１がＯＲゲート１１０を通し
てカウンタ１１２のクロック端子に供給される。

【００３０】これにより、カウンタ１１２はＱｂ端子よ
りＶＣＫ信号１２４を出力、つまり本回路ブロックへ入
力される基準クロックであるＣＬＫ信号１０２の立ち上
がりに同期した１／４の周波数の信号をビデオ信号転送
用クロックとして次段の回路ブロックへ出力する。

【００３１】３）まとめ 前記１），２）の結果により、ＢＤ信号１０１をＣＬＫ
信号１０２でサンプリングするときに図１の回路を用い
る事により、立ち上がり、立ち下がりどちらか早い方で
サンプリングし、その瞬間からカウンタが動作可能状態
になり、その後基準クロックをサンプリングしたのと違
う方の立ち上がり、若しくは立ち下がりエッジに同期し
てカウンタ１１２を動作させ、ＶＣＫ信号１２４を出力
する事ができる。

【００３２】以上の動作を説明するものが図４であり、
図中、ＢＤ信号１０１とＣＬＫ信号１０２はわざと同時
タイミングで立ち上がる様に示している。この時、ＢＤ
信号１０１の立ち上がりがＣＬＫ信号１０２の立ち上が
りより速かった時をケース１とし、遅かった時をケース
２としている。

【００３３】ケース１においては、ＣＬＫ信号１０２の
立ち上がりでＢＤ信号１０１がサンプリングできたので
ＦＦ１０３の出力が反転し、ＦＦ１０４へマスクをかけ
ると共に、カウンタ１１２のリセットを解除し、その後
反転クロックであるｎＣＬＫ信号１１９をカウンタ１１
２へ供給している。

【００３４】一方、ケース２においては、ＣＬＫ信号１
０２の立ち上がりでＢＤ信号１０１がサンプリングでき
なかったので次の立ち下がりクロックでＦＦ１０４の出
力が反転し、ＦＦ１０３へマスクをかけると共に、カウ
ンタ１１２のリセットを解除し、その後ＣＬＫ信号１０
２をカウンタ１１２へ供給している。

【００３５】このように、従来１／８のジッター精度を
実現する為には、ビデオ転送周波数の８倍の基準クロッ
クが必要であったが、実施例での図１の回路を採用する
ことにより、ビデオ信号転送周波数の４倍のクロックで
１／８周期のジッター精度を実現する事が可能である。

【００３６】

【他の実施例】次に、図面を参照して本発明に係る他の
実施例を詳細に説明する。

【００３７】図９は、他の実施例における同期回路部の
構成を示す図であり、図１に示した回路に同期用Ｄタイ
プフリップフロップ（Ｄ−ＦＦ）を追加したものであ
る。

【００３８】図中、９２５，９２６はＤ−ＦＦであり、
このＤ−ＦＦ９２５，９２６の役目は、次段のＪ−Ｋ．
ＦＦ９０３，９０４のメタステーブル防止である。これ
までの説明では、説明の簡略化の為、Ｊ−Ｋ．ＦＦの入
力信号とクロック信号が競合した場合の不安定状態であ
るメタステーブル状態については考慮しなかったが、実
際の回路設計においては、メタステーブル状態は非同期
信号回路で問題になるものである。特に、図１の回路で
は、メタステーブル状態になる可能性を有するＪ−Ｋ．
ＦＦの出力がそれぞれのゲートを通して次段のカウンタ
のクロック端子やリセット端子に接続されている為、何
らかの対策が必要となる場合がある。

【００３９】その対策を行ったのがこの実施例で追加し
たＤ−ＦＦであり、このＤ−ＦＦはそれぞれＢＤ信号を
立ち上がりと立ち下がりでサンプリングし、次段のＪ−
Ｋ．ＦＦへ同期されたＢＤ信号を入力する。つまり、Ｂ
Ｄ信号とＣＬＫ信号の競合が発生し、Ｄ−ＦＦ９２５，
９２６がメタステーブル状態になったとしても、次段の
Ｊ−Ｋ．ＦＦ９０３，９０４がクロックにて動作する時
までに正常状態に戻っていれば問題はなく、Ｊ−Ｋ．Ｆ
Ｆ９０３，９０４がメタステーブル状態になることはな
い。

【００４０】また、図９に示す回路では、Ｄ−ＦＦ９２
５，９２６とＪ−Ｋ．ＦＦ９０３，９０４を逆相クロッ
クで接続しているが、同相クロックでも特に問題はな
い。

【００４１】次に、図１０は、図１に示した実施例の変
形例を示す図であり、図１において、Ｊ−Ｋ．ＦＦ１０
３，１０４のＪ入力へ接続されるＢＤ信号１０１をマス
クしたが、この例では、ＣＬＫ信号へマスクを掛けるも
のである。つまり、クロックの立ち上がりか立ち下がり
のどちらか早い方のＪ−Ｋ．ＦＦが出力反転すると、そ
の反転によって他方のＪ−Ｋ．ＦＦへのクロック信号を
強制的にローレベルに固定してしてしまうものである。

【００４２】以上、説明した実施例では、基準クロック
を分周する回路をバイナリーアップカウンタとしたのは
説明の都合上であり、他の回路であってもかまわない。

【００４３】また、ジッター精度をビデオドット幅の１
／８としたが、これは一般的に妥当な数値であり、かつ
一定の値で固定して説明を行った方が混乱が生じないと
考えたからであり、これらの数値は何等本発明に制約を
与えるものではない。

【００４４】更に、ＢＤ信号が不図示のプリンタ部より
非同期で本タイミング回路へ入力する仕様としたが、こ
れらタイミング回路がプリンタ部にあり、コントローラ
部へ同期をとった後のＣＬＫ，ＢＤ信号またはＶＣＫ，
ＢＤ信号を入力する場合も考えられる。

【００４５】また、同期をとるためのサンプリング手段
としてＪ−Ｋ．ＦＦを使用したが、この選択は本発明に
対して何ら制約を与えるものではなく、他の回路手段で
もかまわない。

【００４６】更に、フリップフロップを全て立ち上がり
クロックとし、立ち下がりに関しては反転クロック信号
を用いたが、立ち下がりクロックのフリップフロップの
仕様も十分予想される。

【００４７】サンプリングエッジとビデオ転送クロック
用エッジを逆相としたが、これらは説明の便宜上統一し
たのであり、本発明を制約するものではなく、サンプリ
ングしたエッジによって決定されるという本発明の主旨
から明らかな様に同相エッジを用いてもかまわない。

【００４８】以上説明した様に、実施例によれば、本発
明の主旨である基準クロックを正相，逆相の２系統に分
け、それぞれに同期回路を設け、これら２系統の同期回
路でＢＤ信号の逆クロックを基準クロックの立ち上がり
立ち下がりどちらで作成するかを選択する手段を設ける
ことにより、従来はビデオ転送幅の１／Ｎのジッター精
度が必要な場合、ビデオ転送周波数のＮ倍の基準クロッ
クが必要であったのに対し、その半分のＮ／２の基準ク
ロックで同一精度が実現でき、以下の様な効果がある。

【００４９】１．ビデオ信号の高速転送化が可能にな
る。

【００５０】２．基準クロック用デバイスの周波数が下
がり安価になる。

【００５１】尚、本発明は、複数の機器から構成される
システムに適用しても、１つの機器から成る装置に適用
しても良い。

【００５２】また、本発明はシステム或いは装置にプロ
グラムを供給することによって達成される場合にも適用
できることは言うまでもない。

【００５３】

【発明の効果】以上説明したように、本発明によれば、
第１及び第２の基準クロックに応じて転送クロックを出
力する事により、高速に転送を行う事が可能となる。

【図面の簡単な説明】

【図１】実施例におけるプリンタインタフェース回路部
内の同期回路部の構成を示す図である。

【図２】図１の立ち上がりエッジでのサンプリングタイ
ミングチャートである。

【図３】図１の立ち下がりエッジでのサンプリングタイ
ミングチャートである。

【図４】図１のジッターが最大になる場合のタイミング
チャートである。

【図５】従来例におけるプリンタインタフェース回路部
内の同期回路部の構成を示す図である。

【図６】図５の立ち上がりエッジでのサンプリングタイ
ミングチャートである。

【図７】図５のジッターが最大になる場合のタイミング
チャートである。

【図８】サンプリング周波数とビデオ転送周波数が同一
の場合のジッターである。

【図９】他の実施例における同期回路部の構成を示す図
である。

【図１０】図１に示す回路部の変形例を示す図である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 プリンタインターフェース手段を介して
   コントローラ部よりプリンタ部へ転送されたイメージデ
   ータを印刷する印刷装置において、 プリンタ部よりの同期信号を第１の基準クロックにてサ
   ンプリングする第１のサンプリング手段と、 プリンタ部よりの同期信号を第２の基準クロックにてサ
   ンプリングする第２のサンプリング手段と、 第１及び第２のサンプリング手段でのサンプリングに基
   づいて第１又は第２の基準クロックのどちらかを選択す
   る選択手段と、 該選択手段で選択された基準クロックに応じてイメージ
   データを転送する転送クロックを出力する出力手段とを
   有することを特徴とする印刷装置。