JPH07101427B2 - バーコード読取り方法及びその装置 - Google Patents
バーコード読取り方法及びその装置Info
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- JPH07101427B2 JPH07101427B2 JP1079379A JP7937989A JPH07101427B2 JP H07101427 B2 JPH07101427 B2 JP H07101427B2 JP 1079379 A JP1079379 A JP 1079379A JP 7937989 A JP7937989 A JP 7937989A JP H07101427 B2 JPH07101427 B2 JP H07101427B2
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- G06K7/10—Methods or arrangements for sensing record carriers, e.g. for reading patterns by electromagnetic radiation, e.g. optical sensing; by corpuscular radiation
- G06K7/14—Methods or arrangements for sensing record carriers, e.g. for reading patterns by electromagnetic radiation, e.g. optical sensing; by corpuscular radiation using light without selection of wavelength, e.g. sensing reflected white light
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- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/06009—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code with optically detectable marking
- G06K19/06046—Constructional details
- G06K19/06056—Constructional details the marking comprising a further embedded marking, e.g. a 1D bar code with the black bars containing a smaller sized coding
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- G06K7/0166—Synchronisation of sensing process by means of clock-signals derived from the code marks, e.g. self-clocking code
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Description
【発明の詳細な説明】 〔目次〕 〔概要〕 〔産業上の利用分野〕 〔従来の技術〕 〔発明が解決しようとする課題〕 〔課題を解決するための手段〕 原理ブロック図(第1図) 〔実施例〕 本発明の一実施例(第2図乃至第4図) 〔発明の効果〕 〔概 要〕 アドオン(ADD−ON)コードなどの特殊バーコードを付
加したバーコードの読取り方法及びその装置に関し、 2以上のバーコード体系から構成されるバーコードのデ
ータを読み取ることを目的とし、 バーコードの操作を第1のバーコード側から該第1のバ
ーコードとは異なるバーコード体系の第2のバーコード
側へ、又は逆方向へ行ない、その走査において読み取ら
れたバーコードのデータの各々順次に格納し、その格納
最中に現れる右バーコードブロックの右端のガードバ
ー、又は前記逆方向においてはセンターバーを認識し、
認識時における前記格納のためのアドレスを前記格納さ
れた第2のバーコードのデータへのアクセスに用いるよ
うにして構成し、記憶装置と、データ入力回路と、書込
みアドレス発生回路と、カウンタと、右バーコードブロ
ック右端のガードバー又はセンターバー読取検出回路と
を設けて検出回路の出力に応答してアドレス発生回路か
ら出力されるアドレスを記憶装置に記憶されているバー
コードのデータのアクセスに用いるように構成した。
加したバーコードの読取り方法及びその装置に関し、 2以上のバーコード体系から構成されるバーコードのデ
ータを読み取ることを目的とし、 バーコードの操作を第1のバーコード側から該第1のバ
ーコードとは異なるバーコード体系の第2のバーコード
側へ、又は逆方向へ行ない、その走査において読み取ら
れたバーコードのデータの各々順次に格納し、その格納
最中に現れる右バーコードブロックの右端のガードバ
ー、又は前記逆方向においてはセンターバーを認識し、
認識時における前記格納のためのアドレスを前記格納さ
れた第2のバーコードのデータへのアクセスに用いるよ
うにして構成し、記憶装置と、データ入力回路と、書込
みアドレス発生回路と、カウンタと、右バーコードブロ
ック右端のガードバー又はセンターバー読取検出回路と
を設けて検出回路の出力に応答してアドレス発生回路か
ら出力されるアドレスを記憶装置に記憶されているバー
コードのデータのアクセスに用いるように構成した。
本発明は、アドオン(ADD−ON)コードなどのバーコー
ド体系の異なるバーコードを付加したバーコードの読取
り方法及びその装置に関する。
ド体系の異なるバーコードを付加したバーコードの読取
り方法及びその装置に関する。
情報処理システムにおけるPOSシステム(販売時点処理
システム)において処理される商品には、バーコードを
印刷したラベルが添付されている。そのバーコードは、
商品の販売処理に必要な情報を帯有せしめてラベル上に
印刷されている。商品の販売に際しては、その商品のラ
ベルをバーコードスキャナに対して所定の位置関係を保
って移動させて読み取り、読み取られたバーコード信号
をデコードして得られる情報を商品の販売処理に用いて
いる。
システム)において処理される商品には、バーコードを
印刷したラベルが添付されている。そのバーコードは、
商品の販売処理に必要な情報を帯有せしめてラベル上に
印刷されている。商品の販売に際しては、その商品のラ
ベルをバーコードスキャナに対して所定の位置関係を保
って移動させて読み取り、読み取られたバーコード信号
をデコードして得られる情報を商品の販売処理に用いて
いる。
従来のPOSシステムにおいて、商品に添付されるラベル
に印刷されるバーコードは、バーコード体系を同じくす
るバーコードのみであり、それに伴ってPOSシステム内
におけるバーコード読取り系も又、そのバーコードだけ
が読み取り得るように構成されていた。
に印刷されるバーコードは、バーコード体系を同じくす
るバーコードのみであり、それに伴ってPOSシステム内
におけるバーコード読取り系も又、そのバーコードだけ
が読み取り得るように構成されていた。
上述のようなラベルに印刷されるバーコードとして、別
バーコード体系のバーコードを付加して成るバーコード
をラベルに印刷して上述のPOSシステムにおいて用いよ
うとする要求がある。このような場合に、2又は2以上
のバーコード体系で構成されるバーコードを従来POSシ
ステムのバーコード読取り系で読み取ろうとしても、そ
のバーコード読取り系をそのままにして置いたのでは読
み取られたバーコード信号からそのバーコードに与えら
れている情報を正しくデコードすることは出来ない。
バーコード体系のバーコードを付加して成るバーコード
をラベルに印刷して上述のPOSシステムにおいて用いよ
うとする要求がある。このような場合に、2又は2以上
のバーコード体系で構成されるバーコードを従来POSシ
ステムのバーコード読取り系で読み取ろうとしても、そ
のバーコード読取り系をそのままにして置いたのでは読
み取られたバーコード信号からそのバーコードに与えら
れている情報を正しくデコードすることは出来ない。
本発明は、斯かる問題点に鑑みて創作されたもので、2
以上のバーコード体系から構成されるバーコードを読み
取り得るバーコード読取り方法及びその装置を提供する
ことをその目的とする。
以上のバーコード体系から構成されるバーコードを読み
取り得るバーコード読取り方法及びその装置を提供する
ことをその目的とする。
第1の発明は、左右のバーコードブロック間にセンター
バーを、左バーコードブロックの左端及び右バーコード
ブロックの右端にガードバーを付加した第1のバーコー
ドと、前記右バーコードブロックの右端に付加されたガ
ードバーに続けて設けられる前記第1のバーコードとは
異なるバーコード体系の第2のバーコードとから成るバ
ーコードの走査を前記第1のバーコード側から前記第2
のバーコード側へ行ない、その走査において読み取られ
たバーコードのデータの各々を順次に格納し、その格納
最中に現れる前記右バーコードブロックの右端のガード
バーを認識し、該認識時における前記格納のためのアド
レスを前記格納された第2のバーコードのデータへのア
クセスに用いるようにして構成される。第2の発明は、
左右のバーコードブロック間にセンターバーを、左バー
コードブロックの左端及び右バーコードブロックの右端
にガードバーを付加した第1のバーコードと、前記右バ
ーコードブロックの右端に付加されたガードバーに続け
て設けられる前記第1のバーコードとは異なるバーコー
ド体系の第2バーコードとから成るバーコードの走査を
前記第2のバーコード側から前記第1のバーコード側へ
行ない、その走査において読み取られたバーコードのデ
ータの各々を順次に格納し、その格納最中に現れる前記
センターバーを認識し、該認識時における前記格納のた
めのアドレスを前記格納された第2のバーコードのデー
タへのアクセスに用いるようにして構成される。第3の
発明は、第1図(その1)に示されるように、記憶装置
2と、バーコードデータを前記記憶装置2へ入力させる
データ入力回路4と、バーコードのキャラクタを表す信
号に応答して前記バーコードデータのためのアドレスを
順次に発生する書込みアドレス発生回路6と、前記バー
コードのキャラクタを表す信号をカウント入力に受ける
カウンタ8と、第1のバーコード側から第2のバーコー
ド側への読取りにおいて該第1のバーコード内の右バー
コードブロック右端のカードバーの読取りを検出する検
出回路10とを設け、該検出回路10の出力に応答して前記
書込みアドレス発生回路6から出力されるアドレスを前
記記憶装置2に記憶されている前記第2のバーコードの
データのアクセスに用いるようにして構成される。第4
の発明は、第1図(その2)に示されるように、記憶装
置2と、バーコードデータを前記記憶装置2へ入力させ
るデータ入力回路4と、バーコードのキャラクタを表す
信号に応答して前記バーコードデータのためのアドレス
を順次に発生する書込みアドレス発生回路6と、第2の
バーコード側から該バーコード体系の異なる第1のバー
コード側への読取りにおいて該第1のバーコード内のセ
ンターバーの読取りを検出する検出回路14と、該検出回
路14の出力に応答して前記書込みアドレス発生回路6か
ら出力されるアドレスを前記記憶装置2に記憶されてい
る前記第2のバーコードのデータのアクセスに用いるよ
うにして構成される。
バーを、左バーコードブロックの左端及び右バーコード
ブロックの右端にガードバーを付加した第1のバーコー
ドと、前記右バーコードブロックの右端に付加されたガ
ードバーに続けて設けられる前記第1のバーコードとは
異なるバーコード体系の第2のバーコードとから成るバ
ーコードの走査を前記第1のバーコード側から前記第2
のバーコード側へ行ない、その走査において読み取られ
たバーコードのデータの各々を順次に格納し、その格納
最中に現れる前記右バーコードブロックの右端のガード
バーを認識し、該認識時における前記格納のためのアド
レスを前記格納された第2のバーコードのデータへのア
クセスに用いるようにして構成される。第2の発明は、
左右のバーコードブロック間にセンターバーを、左バー
コードブロックの左端及び右バーコードブロックの右端
にガードバーを付加した第1のバーコードと、前記右バ
ーコードブロックの右端に付加されたガードバーに続け
て設けられる前記第1のバーコードとは異なるバーコー
ド体系の第2バーコードとから成るバーコードの走査を
前記第2のバーコード側から前記第1のバーコード側へ
行ない、その走査において読み取られたバーコードのデ
ータの各々を順次に格納し、その格納最中に現れる前記
センターバーを認識し、該認識時における前記格納のた
めのアドレスを前記格納された第2のバーコードのデー
タへのアクセスに用いるようにして構成される。第3の
発明は、第1図(その1)に示されるように、記憶装置
2と、バーコードデータを前記記憶装置2へ入力させる
データ入力回路4と、バーコードのキャラクタを表す信
号に応答して前記バーコードデータのためのアドレスを
順次に発生する書込みアドレス発生回路6と、前記バー
コードのキャラクタを表す信号をカウント入力に受ける
カウンタ8と、第1のバーコード側から第2のバーコー
ド側への読取りにおいて該第1のバーコード内の右バー
コードブロック右端のカードバーの読取りを検出する検
出回路10とを設け、該検出回路10の出力に応答して前記
書込みアドレス発生回路6から出力されるアドレスを前
記記憶装置2に記憶されている前記第2のバーコードの
データのアクセスに用いるようにして構成される。第4
の発明は、第1図(その2)に示されるように、記憶装
置2と、バーコードデータを前記記憶装置2へ入力させ
るデータ入力回路4と、バーコードのキャラクタを表す
信号に応答して前記バーコードデータのためのアドレス
を順次に発生する書込みアドレス発生回路6と、第2の
バーコード側から該バーコード体系の異なる第1のバー
コード側への読取りにおいて該第1のバーコード内のセ
ンターバーの読取りを検出する検出回路14と、該検出回
路14の出力に応答して前記書込みアドレス発生回路6か
ら出力されるアドレスを前記記憶装置2に記憶されてい
る前記第2のバーコードのデータのアクセスに用いるよ
うにして構成される。
第1のバーコード側から第2のバーコード側への走査、
又はその逆方向への走査が行なわれて得られるバーコー
ドデータは、書込みアドレス発生回路6から発生される
バーコードデータ対応の書込みアドレスで指定される記
憶装置2の記憶位置に書き込まれる。その書込みアドレ
ス発生回路6における書込みアドレスの発生は、前記走
査に応答して発生されるところのバーコードのキャラク
タを表す信号に応答して生ぜしめられる。
又はその逆方向への走査が行なわれて得られるバーコー
ドデータは、書込みアドレス発生回路6から発生される
バーコードデータ対応の書込みアドレスで指定される記
憶装置2の記憶位置に書き込まれる。その書込みアドレ
ス発生回路6における書込みアドレスの発生は、前記走
査に応答して発生されるところのバーコードのキャラク
タを表す信号に応答して生ぜしめられる。
前記第1のバーコード側から第2のバーコード側への走
査において、右バーコードブロックの右端のガードバー
が検出回路10によって検出されたとき、その検出に応答
してその時刻に前記書込みアドレス発生回路6から発生
されているアドレスを前記記憶装置2に書き込まれてい
る前記第2のバーコードのデータの読出しに用いること
によって、行なうことが出来る。
査において、右バーコードブロックの右端のガードバー
が検出回路10によって検出されたとき、その検出に応答
してその時刻に前記書込みアドレス発生回路6から発生
されているアドレスを前記記憶装置2に書き込まれてい
る前記第2のバーコードのデータの読出しに用いること
によって、行なうことが出来る。
又、前記逆方向への走査において、センターバーが検出
回路14によって検出されたとき、その検出に応答してそ
の時刻に前記書込みアドレス発生回路6から発生されて
いるアドレスを、前記記憶装置2に書き込まれたバーコ
ードデータの内の前記第2のバーコードのデータの読出
しに用いることによって、行なうことが出来る。
回路14によって検出されたとき、その検出に応答してそ
の時刻に前記書込みアドレス発生回路6から発生されて
いるアドレスを、前記記憶装置2に書き込まれたバーコ
ードデータの内の前記第2のバーコードのデータの読出
しに用いることによって、行なうことが出来る。
第2図は本発明の一実施例を示す。この図において、入
力レジスタ20及び右ブロック認識回路22はバーコードデ
ータ入力線21に接続されている。その入力レジスタ20は
書込みデータバス24を介してRAM21及びオーバーフロー
検出回路25に接続されている。RAM21は図示しないCPUの
制御の下にその書込み及び読出しが行なわれる。右ブロ
ック認識回路22は右ブロック認識信号RIGHT及びセンタ
ーバー認識信号CBを出力する。タイミング制御回路26は
前記右ブロック認識信号RIGHT及びセンターバー認識信
号CB、SFTIN信号、オーバーフロー検出回路25からの信
号、カウンタ8からの信号、並びに前記CPUからのリセ
ット信号を受ける。タイミング制御回路26はRAM21への
書込み能動化信号、並びにカウンタ8及び書込みアドレ
スカウンタ61へのカウント制御信号を出力する。書込み
アドレスカウンタ61の出力は書込みアドレスバス28を介
してRAM21及びラッチ回路12へ接続されている。ラッチ
回路12は、そのセット制御入力に前記右ブロック認識信
号RIGHT及びセンターバー認識信号CBを受ける。
力レジスタ20及び右ブロック認識回路22はバーコードデ
ータ入力線21に接続されている。その入力レジスタ20は
書込みデータバス24を介してRAM21及びオーバーフロー
検出回路25に接続されている。RAM21は図示しないCPUの
制御の下にその書込み及び読出しが行なわれる。右ブロ
ック認識回路22は右ブロック認識信号RIGHT及びセンタ
ーバー認識信号CBを出力する。タイミング制御回路26は
前記右ブロック認識信号RIGHT及びセンターバー認識信
号CB、SFTIN信号、オーバーフロー検出回路25からの信
号、カウンタ8からの信号、並びに前記CPUからのリセ
ット信号を受ける。タイミング制御回路26はRAM21への
書込み能動化信号、並びにカウンタ8及び書込みアドレ
スカウンタ61へのカウント制御信号を出力する。書込み
アドレスカウンタ61の出力は書込みアドレスバス28を介
してRAM21及びラッチ回路12へ接続されている。ラッチ
回路12は、そのセット制御入力に前記右ブロック認識信
号RIGHT及びセンターバー認識信号CBを受ける。
入力レジスタ20は第1図のデータ入力回路4に対応す
る。書込みアドレスカウンタ61は第1図の書込みアドレ
ス発生回路6に対応する。RAM21は第1図の記憶装置2
に対応する。右ブロック認識回路22並びにタイミング制
御回路26内の後述インバータ36及びアンド回路38が第1
図の検出回路10に対応し、又右ブロック認識回路22が第
1図の検出回路14に対応する。
る。書込みアドレスカウンタ61は第1図の書込みアドレ
ス発生回路6に対応する。RAM21は第1図の記憶装置2
に対応する。右ブロック認識回路22並びにタイミング制
御回路26内の後述インバータ36及びアンド回路38が第1
図の検出回路10に対応し、又右ブロック認識回路22が第
1図の検出回路14に対応する。
右ブロック認識回路22は、第3図に示すようにUPCバー
コード復調部50(UPCはユニバーサル・プロダクト・コ
ードの略称)、GB識別回路52、CB識別回路54、キャラク
タ(CHR)識別回路56、イーブン構成判定回路58、シー
ケンサ60、CB/GB判別回路62、アンド回路64から成る。U
PCバーコード復調部50は二重のバーコードデータ信号か
ら2進復調データを出力する。イーブン構成判定回路58
はバーコードがイーブン構成であるか否かを判定する。
そのCB/GB判別回路62はイーブン構成判定回路58の出力
及びGB識別回路52、CB識別回路54の出力に応答して第3
図に示す如きH(ハイ)レベルの前記センターバー認識
信号CB、又はガードバー認識信号GBを出力する。シーケ
ンサ60はGB識別回路52、CB識別回路54、キャラクタ識別
回路56の出力に応答して前記センターバー認識信号CB、
キャラクタ及びガードバー認識信号GBのシーケンスの正
常性を判定する。アンド回路64はシーケンサ60、並びに
GB識別回路52、CB識別回路54、及びイーブン構成判定回
路58の出力に応答して第3図に示す如きHレベルの前記
右ブロック認識信号RIGHTを出力する。
コード復調部50(UPCはユニバーサル・プロダクト・コ
ードの略称)、GB識別回路52、CB識別回路54、キャラク
タ(CHR)識別回路56、イーブン構成判定回路58、シー
ケンサ60、CB/GB判別回路62、アンド回路64から成る。U
PCバーコード復調部50は二重のバーコードデータ信号か
ら2進復調データを出力する。イーブン構成判定回路58
はバーコードがイーブン構成であるか否かを判定する。
そのCB/GB判別回路62はイーブン構成判定回路58の出力
及びGB識別回路52、CB識別回路54の出力に応答して第3
図に示す如きH(ハイ)レベルの前記センターバー認識
信号CB、又はガードバー認識信号GBを出力する。シーケ
ンサ60はGB識別回路52、CB識別回路54、キャラクタ識別
回路56の出力に応答して前記センターバー認識信号CB、
キャラクタ及びガードバー認識信号GBのシーケンスの正
常性を判定する。アンド回路64はシーケンサ60、並びに
GB識別回路52、CB識別回路54、及びイーブン構成判定回
路58の出力に応答して第3図に示す如きHレベルの前記
右ブロック認識信号RIGHTを出力する。
タイミング制御回路26は、第4図に示すように、前記右
ブロック認識信号RIGHT及びセンターバー認識信号CBを
受けるアンド回路30と、オア回路29と、アンド回路30及
びオア回路29の出力を受けるアンド回路32と、アンド回
路32の出力、前記SFTIN信号及び前記CPUからのリセット
信号を受けるRAM書込みタイミング制御回路34と、前記
右ブロック認識信号RIGHT,及びセンターバー認識信号CB
をインバータ36を介して受けるアンド回路38と、カウン
タ8の出力及びオーバーフロー検出回路25の出力を受け
るアンド回路40とから成る。アンド回路40の出力はオア
回路29の入力へ接続されている。RAM書込みタイミング
制御回路34はRAM21への書込み能動化信号、並びに書込
みアドレスカウンタ61へのカウント制御信号を出力す
る。アンド回路38の出力及び前記SFTIN信号が上述のカ
ウント制御信号としてカウンタ8へ供給される。又、セ
ンターバー認識信号CBはCPU42へ供給され、RAM書込みタ
イミング制御回路34の出力はCPU42へ停止トリガ信号と
して供給される。カウンタ8は、アンド回路38の出力、
前記SFTIN信号及び前記CPUからのリセット信号を受け
る。
ブロック認識信号RIGHT及びセンターバー認識信号CBを
受けるアンド回路30と、オア回路29と、アンド回路30及
びオア回路29の出力を受けるアンド回路32と、アンド回
路32の出力、前記SFTIN信号及び前記CPUからのリセット
信号を受けるRAM書込みタイミング制御回路34と、前記
右ブロック認識信号RIGHT,及びセンターバー認識信号CB
をインバータ36を介して受けるアンド回路38と、カウン
タ8の出力及びオーバーフロー検出回路25の出力を受け
るアンド回路40とから成る。アンド回路40の出力はオア
回路29の入力へ接続されている。RAM書込みタイミング
制御回路34はRAM21への書込み能動化信号、並びに書込
みアドレスカウンタ61へのカウント制御信号を出力す
る。アンド回路38の出力及び前記SFTIN信号が上述のカ
ウント制御信号としてカウンタ8へ供給される。又、セ
ンターバー認識信号CBはCPU42へ供給され、RAM書込みタ
イミング制御回路34の出力はCPU42へ停止トリガ信号と
して供給される。カウンタ8は、アンド回路38の出力、
前記SFTIN信号及び前記CPUからのリセット信号を受け
る。
上述回路構成の本発明装置の動作を以下に説明する。
バーコードデータ入力線21を介して入力されて来るバー
コードデータは入力レジスタ20及び右ブロック認識回路
22へ入力される。そのバーコードは入力レジスタ20にお
いてビット並列のデータとされて書込みデータバス24を
介してRAM21へ送られるほか、オーバーフロー検出回路2
5へも送られる。RAM21へ送られるビット並列のデータは
書込みアドレスカウンタ61から書込みアドレスバス28を
介して与えられるRAM21のアドレスに書き込まれる。そ
のアドレスは次のようにして発生される。
コードデータは入力レジスタ20及び右ブロック認識回路
22へ入力される。そのバーコードは入力レジスタ20にお
いてビット並列のデータとされて書込みデータバス24を
介してRAM21へ送られるほか、オーバーフロー検出回路2
5へも送られる。RAM21へ送られるビット並列のデータは
書込みアドレスカウンタ61から書込みアドレスバス28を
介して与えられるRAM21のアドレスに書き込まれる。そ
のアドレスは次のようにして発生される。
上述のように、バーコードデータ入力線21を介してバー
コードデータが入力されるのに先立って、CPU42によっ
てRAM書込みタイミング制御回路34及びカウンタ8はリ
セットされる。そして、バーコードスキャナによる商品
に付されたラベル上のバーコードの読取りが行なわれ、
従来と同様にして上述のSFTIN信号がRAM書込みタイミン
グ制御回路34へ入力された時刻には、センターバー認識
信号CBも又、前記右ブロック認識信号RIGHTも、未だ発
生していない。従って、RAM書込みタイミング制御回路3
4へは停止トリガ信号は入力されないから、RAM書込みタ
イミング制御回路34から書込みアドレスカウンタ61へカ
ウントアップ信号が順次に送出される。このカウントア
ップ信号によって、書込みアドレスカウンタ61はカウン
ト動作を行なって、入力レジスタ20から書込みデータバ
ス24を介してRAM21へ与えられるデータ対応の書込みア
ドレスを順次に発生する。つまり、カウンタ61の係数値
がアドレスとなる。それらのアドレスで指定されるRAM2
1の書込み位置に対応するデータが上述のようにして書
き込まれる。
コードデータが入力されるのに先立って、CPU42によっ
てRAM書込みタイミング制御回路34及びカウンタ8はリ
セットされる。そして、バーコードスキャナによる商品
に付されたラベル上のバーコードの読取りが行なわれ、
従来と同様にして上述のSFTIN信号がRAM書込みタイミン
グ制御回路34へ入力された時刻には、センターバー認識
信号CBも又、前記右ブロック認識信号RIGHTも、未だ発
生していない。従って、RAM書込みタイミング制御回路3
4へは停止トリガ信号は入力されないから、RAM書込みタ
イミング制御回路34から書込みアドレスカウンタ61へカ
ウントアップ信号が順次に送出される。このカウントア
ップ信号によって、書込みアドレスカウンタ61はカウン
ト動作を行なって、入力レジスタ20から書込みデータバ
ス24を介してRAM21へ与えられるデータ対応の書込みア
ドレスを順次に発生する。つまり、カウンタ61の係数値
がアドレスとなる。それらのアドレスで指定されるRAM2
1の書込み位置に対応するデータが上述のようにして書
き込まれる。
その書き込まれるデータの上述バーコードの読取りが、
第5図のに示すような読取りであったとする。その読
取りが進んでいきラベル上のセンターバーの読取りが行
なわれるとき、右ブロック認識回路22において、そのUP
Cバーコード復調部50及びイーブン構成判定回路58によ
って復調されたコードデータがイーブン構成でないこと
の出力及びCB識別回路54からのセンターバー識別信号に
応答するCB/GB判別回路62からセンターバー認識信号CB
が出力される。このセンターバー認識信号CBが出力され
た後も、上述バーコードの読取りは、なお続行され、遂
にはラベル上のガードバーを読み取る。その読取りが行
なわれるとき、上述と同様に、右ブロック認識回路22に
おいてそのUPCバーコード復調部50及びイーブン構成判
定回路58によって復調されたコードデータがイーブン構
成でないことの出力、GB識別回路52からのガードバー識
別信号及びシーケンサ60から出力に応答するアンド回路
64から右ブロック認識信号RIGHTが出力される。この右
ブロック認識信号RIGHTは、その時刻に書込みアドレス
カウンタ61から出力されるアドレスをラッチ回路12にラ
ッチさせる。
第5図のに示すような読取りであったとする。その読
取りが進んでいきラベル上のセンターバーの読取りが行
なわれるとき、右ブロック認識回路22において、そのUP
Cバーコード復調部50及びイーブン構成判定回路58によ
って復調されたコードデータがイーブン構成でないこと
の出力及びCB識別回路54からのセンターバー識別信号に
応答するCB/GB判別回路62からセンターバー認識信号CB
が出力される。このセンターバー認識信号CBが出力され
た後も、上述バーコードの読取りは、なお続行され、遂
にはラベル上のガードバーを読み取る。その読取りが行
なわれるとき、上述と同様に、右ブロック認識回路22に
おいてそのUPCバーコード復調部50及びイーブン構成判
定回路58によって復調されたコードデータがイーブン構
成でないことの出力、GB識別回路52からのガードバー識
別信号及びシーケンサ60から出力に応答するアンド回路
64から右ブロック認識信号RIGHTが出力される。この右
ブロック認識信号RIGHTは、その時刻に書込みアドレス
カウンタ61から出力されるアドレスをラッチ回路12にラ
ッチさせる。
前記右ブロック認識信号RIGHTの発生によって、この時
刻に“L"レベルにあるセンターバー認識信号CBをインバ
ータ36を介して受けているアンド回路38からカウンタ8
へカウントイネーブル信号〔信号(3)〕が供給され
る。そのカウンタ8のカウント動作が、この時刻に上述
のようにして入力され続けているSFTIN信号によって開
始あれる。このカウント開始以降のSFTIN信号は、丁度
アンドオンコードのキャラクタ数を表しているから、そ
のアドオンコードについての上述読取りが終了したとき
に、カウンタ8からその旨を表す信号〔信号(4)〕が
出力され、オア回路29を介してアンド回路32へ信号〔信
号(5)〕が与えられる。これにより、RAM書込みタイ
ミング制御回路34へ停止トリガ信号が出力される。
刻に“L"レベルにあるセンターバー認識信号CBをインバ
ータ36を介して受けているアンド回路38からカウンタ8
へカウントイネーブル信号〔信号(3)〕が供給され
る。そのカウンタ8のカウント動作が、この時刻に上述
のようにして入力され続けているSFTIN信号によって開
始あれる。このカウント開始以降のSFTIN信号は、丁度
アンドオンコードのキャラクタ数を表しているから、そ
のアドオンコードについての上述読取りが終了したとき
に、カウンタ8からその旨を表す信号〔信号(4)〕が
出力され、オア回路29を介してアンド回路32へ信号〔信
号(5)〕が与えられる。これにより、RAM書込みタイ
ミング制御回路34へ停止トリガ信号が出力される。
又、上述のようにして、RAM21へ書き込まれたアドオン
コードのデータを、上述のようにして、ラッチ回路12に
ラッチされているアドレスがCPU42によって取り込ま
れ、そのアドレスを用いてRAM21をアクセスすることに
よってCPU42で知ることが出来る。
コードのデータを、上述のようにして、ラッチ回路12に
ラッチされているアドレスがCPU42によって取り込ま
れ、そのアドレスを用いてRAM21をアクセスすることに
よってCPU42で知ることが出来る。
又、バーコードスキャナによる商品に付されたラベル上
のバーコードの読取りが、第5図のに示すように、行
なわれた場合におけるRAM21へのバーコードデータの書
込みは、上述と同様にSFTIN信号によるRAM書込みタイミ
ング制御回路34の起動によって開始され、入力レジスタ
20から順次に出力されるバーコードデータは、アドオン
コードのデータを先にRAM21へ書き込むようにして、書
込みアドレスカウンタ61から出力されるバーコードデー
タ対応のアドレスで指定されるRAM21の対応書込み位置
に、順次に書き込まれる。このようにしてRAM21へ書き
込まれたアドオンコードのデータのCPU42による利用
は、次のようにして構成される。
のバーコードの読取りが、第5図のに示すように、行
なわれた場合におけるRAM21へのバーコードデータの書
込みは、上述と同様にSFTIN信号によるRAM書込みタイミ
ング制御回路34の起動によって開始され、入力レジスタ
20から順次に出力されるバーコードデータは、アドオン
コードのデータを先にRAM21へ書き込むようにして、書
込みアドレスカウンタ61から出力されるバーコードデー
タ対応のアドレスで指定されるRAM21の対応書込み位置
に、順次に書き込まれる。このようにしてRAM21へ書き
込まれたアドオンコードのデータのCPU42による利用
は、次のようにして構成される。
上述第5図のに示すようなバーコードの読取りが行な
われるときにも、右ブロック認識回路22において、上述
と同様ラベル上のバーコード内のセンターバー検出がCB
/GB判定回路62において為される。その時のセンターバ
ー認識信号CBが又、入力レジスタ20において用いられて
前記センターバー検出時刻において書込みアドレスカウ
ンタ61から発生されたアドレスをラッチ回路12にセット
される。このアドレスから右ブロック内のキャラクタ数
分のアドレス値だけCPU42で差し引くことにより、RAM21
は書き込まれているアドオンコードのデータの内の、RA
M21へ最後に巻き込まれたアドオンコードのデータを書
き込んでいるアドレス得ることが出来る。こうして得ら
れたアドレスを用いてRAM21に書き込まれているすべて
のアドオンコードのデータをRAM21から読み出すことが
出来る。
われるときにも、右ブロック認識回路22において、上述
と同様ラベル上のバーコード内のセンターバー検出がCB
/GB判定回路62において為される。その時のセンターバ
ー認識信号CBが又、入力レジスタ20において用いられて
前記センターバー検出時刻において書込みアドレスカウ
ンタ61から発生されたアドレスをラッチ回路12にセット
される。このアドレスから右ブロック内のキャラクタ数
分のアドレス値だけCPU42で差し引くことにより、RAM21
は書き込まれているアドオンコードのデータの内の、RA
M21へ最後に巻き込まれたアドオンコードのデータを書
き込んでいるアドレス得ることが出来る。こうして得ら
れたアドレスを用いてRAM21に書き込まれているすべて
のアドオンコードのデータをRAM21から読み出すことが
出来る。
又、第5図のに示すようなバーコードの読取りが行な
われるときにも、右ブロックのガードバーの読取り時に
アンド回路64から右ブロック認識信号RIGHTが発生さ
れ、そしてその読取りが進んでいくとき、アドオンコー
ドの途中でその読取りビームがアドオーコードから抜け
出る。そうすると、そのときのバーコードデータを受け
ているオーバーフロー検出回路25はその旨の信号を出力
する。この信号はアンド回路40、そしてオア回路29を介
して信号〔信号(5)〕を送出せしめる。アンド回路32
から停止トリガ信号が発生され、RAM書込みタイミング
制御回路34の制御は停止せしめられ、RAM21へのそれ以
上の書込みは生ぜしめられない。又、停止トリガ信号
は、上述と同様にCPU42へ送られる。
われるときにも、右ブロックのガードバーの読取り時に
アンド回路64から右ブロック認識信号RIGHTが発生さ
れ、そしてその読取りが進んでいくとき、アドオンコー
ドの途中でその読取りビームがアドオーコードから抜け
出る。そうすると、そのときのバーコードデータを受け
ているオーバーフロー検出回路25はその旨の信号を出力
する。この信号はアンド回路40、そしてオア回路29を介
して信号〔信号(5)〕を送出せしめる。アンド回路32
から停止トリガ信号が発生され、RAM書込みタイミング
制御回路34の制御は停止せしめられ、RAM21へのそれ以
上の書込みは生ぜしめられない。又、停止トリガ信号
は、上述と同様にCPU42へ送られる。
なお、前記実施例においては、前記SFTIN信号によるカ
ウンタ8のカウント動作を、そのSFTIN信号が表すキャ
ラクタ毎の信号によるソフトカウンタのカウント動作に
替えてもよい。
ウンタ8のカウント動作を、そのSFTIN信号が表すキャ
ラクタ毎の信号によるソフトカウンタのカウント動作に
替えてもよい。
以上述べたところから明らかなように本発明によれば、
従来のバーコードに、該バーコードとはそのバーコード
体系の異なるバーコードを付加して成るバーコードの読
取りを行なうことが出来る。
従来のバーコードに、該バーコードとはそのバーコード
体系の異なるバーコードを付加して成るバーコードの読
取りを行なうことが出来る。
第1図は本発明の原理ブロック図、 第2図は本発明の一実施例を示す図、 第3図は右ブロック認識回路の詳細図、 第4図はタイミング制御回路及びカウンタの関係を詳細
に示す図、 第5図は本発明によって読み取ろうとする異なるバーコ
ード体系で構成されるバーコードの例を示す図である。 第1図において、 2は記憶装置(RAM21)、 4はデータ入力回路(入力レジスタ20)、 6は書込みアドレス発生回路(書込みアドレスカウンタ
61)、 8はカウンタ、 10,14は検出回路(右ブロック認識回路22、タイミング
制御回路26内のインバータ36及びアンド回路38)、 12はラッチ回路である。
に示す図、 第5図は本発明によって読み取ろうとする異なるバーコ
ード体系で構成されるバーコードの例を示す図である。 第1図において、 2は記憶装置(RAM21)、 4はデータ入力回路(入力レジスタ20)、 6は書込みアドレス発生回路(書込みアドレスカウンタ
61)、 8はカウンタ、 10,14は検出回路(右ブロック認識回路22、タイミング
制御回路26内のインバータ36及びアンド回路38)、 12はラッチ回路である。
Claims (4)
- 【請求項1】左右のバーコードブロック間にセンターバ
ーを、左バーコードブロックの左端及び右バーコードブ
ロックの右端にガードバーを付加した第1のバーコード
と、前記右バーコードブロックの右端に付加されたガー
ドバーの続けて設けられる前記第1のバーコードとは異
なるバーコード体系の第2のバーコードとから成るバー
コードの走査を前記第1のバーコード側から前記第2の
バーコード側へ行ない、 その走査において読み取られたバーコードのデータの各
々を順次に格納し、 その格納最中に現れる前記右バーコードブロックの右端
のガードバーを認識し、 該認識時における前記格納のためのアドレスを前記格納
された第2のバーコードのデータへのアクセスに用いる
ことを特徴とするバーコード読取り方法。 - 【請求項2】左右のバーコードブロック間にセンターバ
ーを、左バーコードブロックの左端及び右バーコードブ
ロックの右端にガードバーを付加した第1のバーコード
と、前記右バーコードブロックの右端に付加されたガー
ドバーに続けて設けられる前記第1のバーコードとは異
なるバーコード体系の第2のバーコードとから成るバー
コードの走査を前記第2のバーコード側から前記第1の
バーコード側へ行ない、 その走査において読み取られたバーコードのデータの各
々を順次に格納し、 その格納最中に現れる前記センターバーを認識し、 該認識時における前記格納のためのアドレスを前記格納
された第2のバーコードのデータへのアクセスに用いる
ことを特徴とするバーコード読取り方法。 - 【請求項3】記憶装置(2)と、 バーコードデータを前記記憶装置(2)へ入力させるデ
ータ入力回路(4)と、 バーコードのキャラクタを表す信号に応答して前記バー
コードデータのためのアドレスを順次に発生する書込み
アドレス発生回路(6)と、 前記バーコードのキャラクタを表す信号をカウント入力
に受けるカウンタ(8)と、 第1のバーコード側から第2のバーコード側への読取り
において該第1のバーコード内の右バーコードブロック
右端のカードバーの読取りを検出する検出回路(10)と
を設け、 該検出回路(10)の出力に応答して前記書込みアドレス
発生回路(6)から出力されるアドレスを前記記憶装置
(2)に記憶されている前記第2のバーコードのデータ
のアクセスに用いることを特徴とするバーコードデータ
読取り装置。 - 【請求項4】記憶装置(2)と、 バーコードデータを前記記憶装置(2)へ入力させるデ
ータ入力回路(4)と、 バーコードのキャラクタを表す信号に応答して前記バー
コードデータのためのアドレスを順次に発生する書込み
アドレス発生回路(6)と、 第2のバーコード側から該バーコード体系の異なる第1
のバーコード側への読取りにおいて該第1のバーコード
内のセンターバーの読取りを検出する検出回路(14)と
を設け、 該検出回路(14)の出力に応答して前記書込みアドレス
発生回路(6)から出力されるアドレスを前記記憶装置
(2)に記憶されている前記第2のバーコードのデータ
のアクセスに用いることを特徴とするバーコードデータ
読取り装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1079379A JPH07101427B2 (ja) | 1989-03-29 | 1989-03-29 | バーコード読取り方法及びその装置 |
| US07/501,987 US5128527A (en) | 1989-03-29 | 1990-03-29 | Apparatus for reading a bar code |
| DE69020766T DE69020766T2 (de) | 1989-03-29 | 1990-03-29 | Gerät für das Lesen von Strichkodierungen. |
| EP90106055A EP0390162B1 (en) | 1989-03-29 | 1990-03-29 | An apparatus for reading a bar code |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1079379A JPH07101427B2 (ja) | 1989-03-29 | 1989-03-29 | バーコード読取り方法及びその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02257295A JPH02257295A (ja) | 1990-10-18 |
| JPH07101427B2 true JPH07101427B2 (ja) | 1995-11-01 |
Family
ID=13688239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1079379A Expired - Lifetime JPH07101427B2 (ja) | 1989-03-29 | 1989-03-29 | バーコード読取り方法及びその装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5128527A (ja) |
| EP (1) | EP0390162B1 (ja) |
| JP (1) | JPH07101427B2 (ja) |
| DE (1) | DE69020766T2 (ja) |
Families Citing this family (64)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH09179927A (ja) * | 1995-12-26 | 1997-07-11 | Fujitsu Ltd | バーコード読取装置 |
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