JPH07101717B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07101717B2 JPH07101717B2 JP62075314A JP7531487A JPH07101717B2 JP H07101717 B2 JPH07101717 B2 JP H07101717B2 JP 62075314 A JP62075314 A JP 62075314A JP 7531487 A JP7531487 A JP 7531487A JP H07101717 B2 JPH07101717 B2 JP H07101717B2
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- forming
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- bipolar transistor
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
- H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にCMOS型電界
効果トランジスタとバイポーラトランジスタを同一基板
上に有する半導体装置の製造方法に関する。
効果トランジスタとバイポーラトランジスタを同一基板
上に有する半導体装置の製造方法に関する。
バイポーラトランジスタとCMOS型電界効果トランジスタ
（以下CMOSトランジスタと記す）を同一基板に形成した
集積回路（以下Bi−CMOS ICと記す）は、CMOSトランジ
スタの低消費電力動作とバイポーラトランジスタの高速
動作，高駆動能力を同時に実現出来ることから、近年多
くその製造が報告されている。
（以下CMOSトランジスタと記す）を同一基板に形成した
集積回路（以下Bi−CMOS ICと記す）は、CMOSトランジ
スタの低消費電力動作とバイポーラトランジスタの高速
動作，高駆動能力を同時に実現出来ることから、近年多
くその製造が報告されている。
以下、第３図を用いて従来のBi−CMOSICの製造方法につ
いて説明する。
いて説明する。
まず、Ｐ型基板１にN+型埋込層２を形成し、その上にＰ
型エピタキシャル層３を成長させ、ＰチャネルMOSトラ
ンジスタ形成領域とバイポーラトランジスタ形成領域に
Ｎウェル4A,4Bをそれぞれ形成する。次に、素子分離酸
化膜5,ゲート酸化膜10を形成後、バイポーラトランジス
タのベース領域8,多結晶シリコンからなるゲート電極６
を形成する。
型エピタキシャル層３を成長させ、ＰチャネルMOSトラ
ンジスタ形成領域とバイポーラトランジスタ形成領域に
Ｎウェル4A,4Bをそれぞれ形成する。次に、素子分離酸
化膜5,ゲート酸化膜10を形成後、バイポーラトランジス
タのベース領域8,多結晶シリコンからなるゲート電極６
を形成する。
以下、バイポーラトランジスタのエミッタ及びＮチャネ
ルMOSトランジスタのソース・ドレイン領域を形成し、
次にＰチャネルMOSトランジスタのソース・ドレイン領
域を形成してBi−CMOS ICを完成させる。
ルMOSトランジスタのソース・ドレイン領域を形成し、
次にＰチャネルMOSトランジスタのソース・ドレイン領
域を形成してBi−CMOS ICを完成させる。
以上最近のBi−CMOSプロセスの一例を示したが、このプ
ロセスによればバイポーラトランジスタのコレクタ領域
となるＮウェル4BとＰチャネルMOSトランジスタ形成領
域のＮウェル4Aとを同時に形成しているため、Ｐチャネ
ルMOSトランジスタを微細化する際、ゲート酸化膜の薄
膜化と共にＮウェル濃度を上げるが、この時同時にバイ
ポーラトランジスタを形成するＮウェル4Bも同様に濃度
が上ってしまう。このためMOSトランジスタの微細化を
進めていくと、バイポーラトランジスタのコレクタ−ベ
ース接合の耐圧が下がりバイポーラトランジスタの最大
動作電圧が低下してしまうと共に、コレクタ−ベース接
合容量が増加し、バイポーラトランジスタの高速動作の
防げとなるという欠点がある。
ロセスによればバイポーラトランジスタのコレクタ領域
となるＮウェル4BとＰチャネルMOSトランジスタ形成領
域のＮウェル4Aとを同時に形成しているため、Ｐチャネ
ルMOSトランジスタを微細化する際、ゲート酸化膜の薄
膜化と共にＮウェル濃度を上げるが、この時同時にバイ
ポーラトランジスタを形成するＮウェル4Bも同様に濃度
が上ってしまう。このためMOSトランジスタの微細化を
進めていくと、バイポーラトランジスタのコレクタ−ベ
ース接合の耐圧が下がりバイポーラトランジスタの最大
動作電圧が低下してしまうと共に、コレクタ−ベース接
合容量が増加し、バイポーラトランジスタの高速動作の
防げとなるという欠点がある。
本発明の目的は、バイポーラトランジスタの特性を劣化
させることなくCMOSトランジスタの微細化が可能な半導
体装置の製造方法を提供することにある。
させることなくCMOSトランジスタの微細化が可能な半導
体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、Ｐ型半導体基板上に
N+型埋込層を形成したのち全面にＰ型エピタキシャル層
を形成する工程と、前記N+型埋込層上の前記エピタキシ
ャル層にN+型埋込層に接続し、バイポーラトランジスタ
及びCMOSトランジスタのＰチャネルMOSトランジスタ形
成領域となるＮウェルをそれぞれ形成する工程と、ホウ
素をイオン注入し前記バイポーラトランジスタ形成領域
となるＮウェルのＮ型不純物濃度を下げる工程と、Ｎ型
不純物濃度の低下した前記Ｎウェルの上部にベース領域
を形成する工程とを含んで構成される。
N+型埋込層を形成したのち全面にＰ型エピタキシャル層
を形成する工程と、前記N+型埋込層上の前記エピタキシ
ャル層にN+型埋込層に接続し、バイポーラトランジスタ
及びCMOSトランジスタのＰチャネルMOSトランジスタ形
成領域となるＮウェルをそれぞれ形成する工程と、ホウ
素をイオン注入し前記バイポーラトランジスタ形成領域
となるＮウェルのＮ型不純物濃度を下げる工程と、Ｎ型
不純物濃度の低下した前記Ｎウェルの上部にベース領域
を形成する工程とを含んで構成される。
以下、本発明の実施例について図面を用いて説明する。
第１図（ａ），（ｂ）は本発明の一実施例を説明するた
めの半導体チップの断面図である。
めの半導体チップの断面図である。
先ず、第１図（ａ）に示す様に、Ｐ型基板１にN+型埋込
層２を形成したのち全面にＰ型エピタキシャル層３を２
〜５μｍ程度の厚さに成長させる。次で、N+型埋込層２
上のエピタキシャル層３にＰチャネルMOSトランジスタ
形成領域とバイポーラトランジスタ形成領域となるＮウ
ェル4A,4Bを形成する。
層２を形成したのち全面にＰ型エピタキシャル層３を２
〜５μｍ程度の厚さに成長させる。次で、N+型埋込層２
上のエピタキシャル層３にＰチャネルMOSトランジスタ
形成領域とバイポーラトランジスタ形成領域となるＮウ
ェル4A,4Bを形成する。
次に、第１図（ｂ）に示す様に、素子分離酸化膜5,ゲー
ト酸化膜10を形成したのち多結晶シリコンからなるゲー
ト電極６及びN+型コレクタコンタクト領域７を形成す
る。次に、Ｎウェル4Bを除いてホトレジスト等からなる
マスク11を形成し、バイポーラトランジスタのベース領
域を形成する際、100〜200keVでホウ素を１×1011〜１
×1014cm-2程度イオン注入し、ベース接合近傍のＮウェ
ル濃度を低下させ、N-ウェル領域９を形成する。次に、
10〜30keVの低加速エネルギーでホウ素をイオン注入す
ることによりベース領域８を形成する。
ト酸化膜10を形成したのち多結晶シリコンからなるゲー
ト電極６及びN+型コレクタコンタクト領域７を形成す
る。次に、Ｎウェル4Bを除いてホトレジスト等からなる
マスク11を形成し、バイポーラトランジスタのベース領
域を形成する際、100〜200keVでホウ素を１×1011〜１
×1014cm-2程度イオン注入し、ベース接合近傍のＮウェ
ル濃度を低下させ、N-ウェル領域９を形成する。次に、
10〜30keVの低加速エネルギーでホウ素をイオン注入す
ることによりベース領域８を形成する。
第１図（ｂ）のＡ−Ａ′線断面における深さ方向の不純
物の濃度分布を第２図に示す。
物の濃度分布を第２図に示す。
第２図に示したように、バイポーラトランジスタ形成領
域のＮウェル4BのＮ型不純物濃度はホウ素のイオン注入
により低下する。従って、従来のように、バイポーラト
ランジスタのコレクタ−ベース接合の耐圧の低下や、コ
レクタ−ベース接合の容量の増加はなくなる。
域のＮウェル4BのＮ型不純物濃度はホウ素のイオン注入
により低下する。従って、従来のように、バイポーラト
ランジスタのコレクタ−ベース接合の耐圧の低下や、コ
レクタ−ベース接合の容量の増加はなくなる。
以上説明したように本発明によれば、バイポーラトラン
ジスタのベース領域形成の前又は形成後にＮウェルに高
加速エネルギーでホウ素をイオン注入しその不純物濃度
を下げることにより、これまでCMOSトランジスタの微細
化及びバイポーラトランジスタの耐圧維持，高速化に対
して防げとなっていたＮウェルの濃度に対して、CMOSト
ランジスタ形成領域のＮウェルの濃度を自由に設定出来
るため、CMOSトランジスタの微細化が容易にできる効果
がある。
ジスタのベース領域形成の前又は形成後にＮウェルに高
加速エネルギーでホウ素をイオン注入しその不純物濃度
を下げることにより、これまでCMOSトランジスタの微細
化及びバイポーラトランジスタの耐圧維持，高速化に対
して防げとなっていたＮウェルの濃度に対して、CMOSト
ランジスタ形成領域のＮウェルの濃度を自由に設定出来
るため、CMOSトランジスタの微細化が容易にできる効果
がある。
又、バイポーラトランジスタの最高動作電圧を高く維持
出来るだけでなく、コレクタ−ベース接合容量も減少す
るため、バイポーラトランジスタの高速動作にも有利で
あるという利点がある。
出来るだけでなく、コレクタ−ベース接合容量も減少す
るため、バイポーラトランジスタの高速動作にも有利で
あるという利点がある。
第１図（ａ），（ｂ）は本発明の一実施例を説明するた
めの半導体チップの断面図、第２図は第１図（ｂ）のＡ
−Ａ′線断面における不純物の濃度分布を示す図、第３
図は従来の半導体装置の製造方法を説明するための半導
体チップの断面図である。 １……Ｐ型基板、２……N+型埋込層、３……Ｐ型エピタ
キシャル層、4A,4B……Ｎウェル、５……素子分離酸化
膜、６……ゲート電極、７……コレクタコンタクト領
域、８……ベース領域、９……N-ウェル、10……ゲート
酸化膜、11……マスク。
めの半導体チップの断面図、第２図は第１図（ｂ）のＡ
−Ａ′線断面における不純物の濃度分布を示す図、第３
図は従来の半導体装置の製造方法を説明するための半導
体チップの断面図である。 １……Ｐ型基板、２……N+型埋込層、３……Ｐ型エピタ
キシャル層、4A,4B……Ｎウェル、５……素子分離酸化
膜、６……ゲート電極、７……コレクタコンタクト領
域、８……ベース領域、９……N-ウェル、10……ゲート
酸化膜、11……マスク。
Claims (1)
- 【請求項１】Ｐ型半導体基板上にN+型埋込層を形成した
のち全面にＰ型エピタキシャル層を形成する工程と、前
記N+型埋込層上の前記エピタキシャル層にN+型埋込層に
接続し、バイポーラトランジスタ及びCMOSトランジスタ
のＰチャネルMOSトランジスタ形成領域となるＮウェル
をそれぞれ形成する工程と、ホウ素をイオン注入し前記
バイポーラトランジスタ形成領域となるＮウェルのＮ型
不純物濃度を下げる工程と、Ｎ型不純物濃度の低下した
前記Ｎウェルの上部にベース領域を形成する工程とを含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62075314A JPH07101717B2 (ja) | 1987-03-27 | 1987-03-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62075314A JPH07101717B2 (ja) | 1987-03-27 | 1987-03-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63240058A JPS63240058A (ja) | 1988-10-05 |
| JPH07101717B2 true JPH07101717B2 (ja) | 1995-11-01 |
Family
ID=13572670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62075314A Expired - Lifetime JPH07101717B2 (ja) | 1987-03-27 | 1987-03-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101717B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2575876B2 (ja) * | 1989-05-17 | 1997-01-29 | 株式会社東芝 | 半導体装置 |
| US6130122A (en) * | 1997-07-21 | 2000-10-10 | Texas Instruments Incorporated | Method for forming a BiCMOS integrated circuit with Nwell compensation implant and method |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167367A (ja) * | 1984-02-09 | 1985-08-30 | Nec Corp | 半導体装置 |
| JPS61182253A (ja) * | 1985-02-08 | 1986-08-14 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
-
1987
- 1987-03-27 JP JP62075314A patent/JPH07101717B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63240058A (ja) | 1988-10-05 |
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