JPS61245563A - バイポ−ラｃｍｏｓ半導体装置 - Google Patents
バイポ−ラｃｍｏｓ半導体装置Info
- Publication number
- JPS61245563A JPS61245563A JP60086370A JP8637085A JPS61245563A JP S61245563 A JPS61245563 A JP S61245563A JP 60086370 A JP60086370 A JP 60086370A JP 8637085 A JP8637085 A JP 8637085A JP S61245563 A JPS61245563 A JP S61245563A
- Authority
- JP
- Japan
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- type
- bipolar
- layer
- semiconductor element
- cmos
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はアナログ・デジタル共存用のＢｉ （バイポ
ーラ）−ＣＭＯＳＩＣにおける高耐圧化、高集積化なら
びにラッチアップ防止技術に関する。
ーラ）−ＣＭＯＳＩＣにおける高耐圧化、高集積化なら
びにラッチアップ防止技術に関する。
これまでに発表されているＢｉ−ＣＭＯＳ構造の一つの
例として第４図に示すように、ｐ−型半導体基板１の上
にｎ＋型の埋込み層２を介してエピタキシャルｎ−型層
３を形成し、このｎ−型層３をアイソレーションｐ型層
４により分離された一つの島にｎｐｎ トランジスタを
形成し、他の一つの島ではｐチャネルＭＯ８ＦＥＴとｐ
−型ウェル内にｎチャネルＭＯ８ＦＥＴを形成すること
が知られている。（工業調査会発行電子材料１９８２年
１２月Ｐ２８〜３３）上記の構造でバイポーラｎｐｎト
ランジスタを高耐圧で使用するためにはエピタキシャル
ｎ−型層３は厚さを充分に大きくとるとともに高比抵抗
の材料を使う必要がある。
例として第４図に示すように、ｐ−型半導体基板１の上
にｎ＋型の埋込み層２を介してエピタキシャルｎ−型層
３を形成し、このｎ−型層３をアイソレーションｐ型層
４により分離された一つの島にｎｐｎ トランジスタを
形成し、他の一つの島ではｐチャネルＭＯ８ＦＥＴとｐ
−型ウェル内にｎチャネルＭＯ８ＦＥＴを形成すること
が知られている。（工業調査会発行電子材料１９８２年
１２月Ｐ２８〜３３）上記の構造でバイポーラｎｐｎト
ランジスタを高耐圧で使用するためにはエピタキシャル
ｎ−型層３は厚さを充分に大きくとるとともに高比抵抗
の材料を使う必要がある。
一方ｐチャネルＭＯ８ＦＥＴではエピタキシャルｎ−型
層３の不純物濃度により■ｔｈ（シきい電圧）が決定す
るが、前記のように高比抵抗材料を使った場合Ｖｔｈが
低下する。そこでソース・ドレイン（ｐ型）拡散後にゲ
ート部にｎ型不純物をイオン打込みする方法も考えられ
るが、エピタキシャルｎ型層が高抵抗であることにより
、ラッチアップ強度が低下するという問題がある。
層３の不純物濃度により■ｔｈ（シきい電圧）が決定す
るが、前記のように高比抵抗材料を使った場合Ｖｔｈが
低下する。そこでソース・ドレイン（ｐ型）拡散後にゲ
ート部にｎ型不純物をイオン打込みする方法も考えられ
るが、エピタキシャルｎ型層が高抵抗であることにより
、ラッチアップ強度が低下するという問題がある。
ところで、バイポーラトランジスタを使用するリニア回
路においては、実際に高耐圧で使用する素子は電源回路
などの極く一部であって、他の多くの部分はそれほど高
い耐圧でない状態で使用される。その場合、高耐圧素子
なみに広いスペースと高比抵抗層を必要としない。
路においては、実際に高耐圧で使用する素子は電源回路
などの極く一部であって、他の多くの部分はそれほど高
い耐圧でない状態で使用される。その場合、高耐圧素子
なみに広いスペースと高比抵抗層を必要としない。
本発明は上記した点にかんがみてなされたものである。
本発明の目的とするところは、バイポーラＣＭＯＳ半導
体装置の高耐圧化、低消費電力化を図ることにある。
体装置の高耐圧化、低消費電力化を図ることにある。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、一つのシリコン半導体の上に高い耐圧を必要
とする第１のバイポーラトランジスタと、耐圧をそれほ
ど高く必要としない第２のバイポーラトランジスタ及び
ＣＭＯＳ素子とを有する半導体装置であって、上記第１
のバイポーラ素子はｐ型シリコン基板の上にエピタキシ
ャル成長させた高比抵抗のｎ−シリコン層の表面に形成
され、第２のバイポーラ素子は上記エピタキシャル成長
させたシリコン層の一部に拡散されたやや比抵抗の低い
ｎ型ウェル領域表面に形成され、上記ＣＭＯＳ素子のう
ちｐチャネルＭＯ８ＦＥＴは上記エピタキシャル成長さ
せたシリコン層の一部に拡散されたｎ型ウェル領域表面
に形成されるとともに、ｎチャネルＭＯ８ＦＥＴは上記
エピタキシャル成長させたシリコン層の一部に拡散され
たｐ型ウェル領域表面に形成されているものであり、こ
れによって、高耐圧を必要とするバイポーラ素子では耐
圧が確保され、高耐圧を必要としないバイポーラ素子で
はアイソレーション余裕が得られ、またＣＭＯＳ素子で
はＶｔｈ制御ができラッチアップ防止ができ、半導体装
置全体にわたって改善ができる。
とする第１のバイポーラトランジスタと、耐圧をそれほ
ど高く必要としない第２のバイポーラトランジスタ及び
ＣＭＯＳ素子とを有する半導体装置であって、上記第１
のバイポーラ素子はｐ型シリコン基板の上にエピタキシ
ャル成長させた高比抵抗のｎ−シリコン層の表面に形成
され、第２のバイポーラ素子は上記エピタキシャル成長
させたシリコン層の一部に拡散されたやや比抵抗の低い
ｎ型ウェル領域表面に形成され、上記ＣＭＯＳ素子のう
ちｐチャネルＭＯ８ＦＥＴは上記エピタキシャル成長さ
せたシリコン層の一部に拡散されたｎ型ウェル領域表面
に形成されるとともに、ｎチャネルＭＯ８ＦＥＴは上記
エピタキシャル成長させたシリコン層の一部に拡散され
たｐ型ウェル領域表面に形成されているものであり、こ
れによって、高耐圧を必要とするバイポーラ素子では耐
圧が確保され、高耐圧を必要としないバイポーラ素子で
はアイソレーション余裕が得られ、またＣＭＯＳ素子で
はＶｔｈ制御ができラッチアップ防止ができ、半導体装
置全体にわたって改善ができる。
第１図乃至第３図は本発明の一実施例を示すものである
。このうち、第１図はバイポーラＣＭＯＳＩＣを模型化
した断面図であり、第２図、第３図はその一部プロセス
を示す工程断面図である。
。このうち、第１図はバイポーラＣＭＯＳＩＣを模型化
した断面図であり、第２図、第３図はその一部プロセス
を示す工程断面図である。
第１図において、１１は共通のｐ−型Ｓｉ基板、１２は
ｎ＋＋埋込層、１３はエピタキシャルｎ−型Ｓｉ層であ
る。１４はアイソレーションｐ型拡散層、１５はｎ型ウ
ェル、１６はｐ型ウェルである。
ｎ＋＋埋込層、１３はエピタキシャルｎ−型Ｓｉ層であ
る。１４はアイソレーションｐ型拡散層、１５はｎ型ウ
ェル、１６はｐ型ウェルである。
高耐圧ｎｐｎトランジスタ（ト）は高比抵抗のｎ−型Ｓ
ｉ層１３表面に形成され、ｎ型コレクタ１７、ｐ型ベー
ス１８及びｎ＋型型心ミッタ１９より構成される。
ｉ層１３表面に形成され、ｎ型コレクタ１７、ｐ型ベー
ス１８及びｎ＋型型心ミッタ１９より構成される。
高耐圧を必要としないいわば低耐圧トランジスタ■はｎ
型ウェル１５表面に形成されるｎ型コレクタ２０．ｐ型
ベース２１及びｎ＋＋エミッタ２２により構成される。
型ウェル１５表面に形成されるｎ型コレクタ２０．ｐ型
ベース２１及びｎ＋＋エミッタ２２により構成される。
ｐチャネルＭｏ Ｓ Ｆ Ｅ Ｔ（Ｃ）はｎ型ウェル１
５表面に形成され、ｐ型ソース・ドレイン２３．絶縁ゲ
ート２４より構成される。ｎチャネルＭＯ８ＦＥＴＤは
ｐ型ウェル１６表面に形成され、ｎ型ソース・ドレイン
２５．絶縁ゲート２６により構成される。
５表面に形成され、ｐ型ソース・ドレイン２３．絶縁ゲ
ート２４より構成される。ｎチャネルＭＯ８ＦＥＴＤは
ｐ型ウェル１６表面に形成され、ｎ型ソース・ドレイン
２５．絶縁ゲート２６により構成される。
第２図は第１図で示したバイポーラＣＭＯＳＩＣのプロ
セスにおけるｎ型ウェル形成工程を示す。
セスにおけるｎ型ウェル形成工程を示す。
すなわち、ｐ−、型Ｓｉ基板１１上にｎ−型Ｓｉ層１３
をエピタキシャル成長した後、２次酸化により形成した
酸化膜２７をマスクにして、たとえばリンを深くイオン
打込みし、引伸し拡散することにより、低耐圧トランジ
スタ■のためのｎ型ウェル１５ａ及びｐチャネルＭＯ８
ＦＥＴ（Ｃ１のためのｎｍウェル１５ｂを形成する。こ
のｎ型ウェル形成時に高耐圧ｎｐｎ トランジスタ囚の
コレクタ取、出しのためにｎ型層１７を同時に形成する
ことができる。
をエピタキシャル成長した後、２次酸化により形成した
酸化膜２７をマスクにして、たとえばリンを深くイオン
打込みし、引伸し拡散することにより、低耐圧トランジ
スタ■のためのｎ型ウェル１５ａ及びｐチャネルＭＯ８
ＦＥＴ（Ｃ１のためのｎｍウェル１５ｂを形成する。こ
のｎ型ウェル形成時に高耐圧ｎｐｎ トランジスタ囚の
コレクタ取、出しのためにｎ型層１７を同時に形成する
ことができる。
第３図は同じくｐ型ウェル形成工程を示す。この場合、
新たに生成した酸化膜２８をマスクとしてボロン・イオ
ン打込みを深く行い、引伸し拡散することによって、ｎ
チャネルＭＯ８ＦＥＴ（Ｄ）のためのｐ型ウェル１６を
形成する。このｐ型ウェルの形成は、アイソレーション
用ｐ型層の一部形成を兼ねることができる。
新たに生成した酸化膜２８をマスクとしてボロン・イオ
ン打込みを深く行い、引伸し拡散することによって、ｎ
チャネルＭＯ８ＦＥＴ（Ｄ）のためのｐ型ウェル１６を
形成する。このｐ型ウェルの形成は、アイソレーション
用ｐ型層の一部形成を兼ねることができる。
以上実施例で述べた本発明によれば、下記のように効果
が得られる。
が得られる。
（１）高耐圧ｎｐｎトランジスタ囚は高比抵抗のエピタ
キシャルｎ−型Ｓｉ層１３に形成するものであるから、
高い耐圧を充分に確保しうる。
キシャルｎ−型Ｓｉ層１３に形成するものであるから、
高い耐圧を充分に確保しうる。
（２）高耐圧を必要としない、いわば低耐圧のｎｐｎト
ランジスタ（ト）はｎ型ウェル１５内に形成されること
により、たとえばベースｐ型層に逆バイアス電圧がかか
った場合にも、空乏層の伸びが小さいことから、アイソ
レーションｐ型層との間隔Ｗに余裕を生じ、Ｗを小さく
することによって素子寸法を低減できる。低耐圧用のト
ランジスタは高耐圧の場合と異なってリニア回路の広い
スペースを占めるものであるから、素子寸法の低減によ
って回路全体の集積度を向上できる。又、ｎ型ウェル内
にトランジスタを形成することにより、コレクタ抵抗が
小さくなり、消費電力の節減が可能である。
ランジスタ（ト）はｎ型ウェル１５内に形成されること
により、たとえばベースｐ型層に逆バイアス電圧がかか
った場合にも、空乏層の伸びが小さいことから、アイソ
レーションｐ型層との間隔Ｗに余裕を生じ、Ｗを小さく
することによって素子寸法を低減できる。低耐圧用のト
ランジスタは高耐圧の場合と異なってリニア回路の広い
スペースを占めるものであるから、素子寸法の低減によ
って回路全体の集積度を向上できる。又、ｎ型ウェル内
にトランジスタを形成することにより、コレクタ抵抗が
小さくなり、消費電力の節減が可能である。
（３）ｐチャネｙＭＯＳ Ｆ Ｅ Ｔ（Ｃ１はｎ型ウェ
ル内に形成され、ｎチャネ／ｌ／Ｍｏ Ｓ Ｆ Ｅ Ｔ
Ｑ））はｐ型つェル内に形成されることにより、各絶縁
ゲート下におけるしきい電圧Ｖｔｈの制御ができる。又
、ｐチャネルＭＯ８ＦＥＴにおいて、ｎ型ウェルをｎ＋
型埋込層に達するまで深く形成することにより、寄生ト
ランジスタ動作がなく、ラッチアップ防止の有効な手段
となる。
ル内に形成され、ｎチャネ／ｌ／Ｍｏ Ｓ Ｆ Ｅ Ｔ
Ｑ））はｐ型つェル内に形成されることにより、各絶縁
ゲート下におけるしきい電圧Ｖｔｈの制御ができる。又
、ｐチャネルＭＯ８ＦＥＴにおいて、ｎ型ウェルをｎ＋
型埋込層に達するまで深く形成することにより、寄生ト
ランジスタ動作がなく、ラッチアップ防止の有効な手段
となる。
（４）バイポーラ部の一部高耐圧化に対し、Ｍ２Ｓ部は
従来の耐圧を設定し、Ｃ−ＭＯ８部定電圧源（レギュレ
ータ）をチップ上に内蔵するようにすれば特に複雑なプ
ロセスを必要としない。
従来の耐圧を設定し、Ｃ−ＭＯ８部定電圧源（レギュレ
ータ）をチップ上に内蔵するようにすれば特に複雑なプ
ロセスを必要としない。
（５）ｎ型ウェル、ｐ型ウェルの形成はバイポーラ素子
とＭＯ８素子とを共用して行えばプロセスにおいて特に
工程が増加することなく実現できる。
とＭＯ８素子とを共用して行えばプロセスにおいて特に
工程が増加することなく実現できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能である。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能である。
たとえば、実施例１で説明したバイポーラＣＭＯＳＩＣ
の一部において、第５図に示すようにｎ型ウェルを形成
した部分に横形ｐｎｐ トランジスタを形成する。
の一部において、第５図に示すようにｎ型ウェルを形成
した部分に横形ｐｎｐ トランジスタを形成する。
同図において、２９はｐｎｐ トランジスタとなるｐ型
層、３０は同コレクタとなるｐ型層、３１は同ベース取
出し部となるｎ＋型層である。
層、３０は同コレクタとなるｐ型層、３１は同ベース取
出し部となるｎ＋型層である。
この場合、ベース領域をｎ型ウェルとしたことでベース
幅ＷＢを小さくすることができ、高速化ができ、また、
ｎ型ウェルを使うことでＷＢの制御がしやすくなるなど
の効果が得られる。
幅ＷＢを小さくすることができ、高速化ができ、また、
ｎ型ウェルを使うことでＷＢの制御がしやすくなるなど
の効果が得られる。
なお、ｎｍウェルはエピタキシャル層表面からのリンイ
オン打込みによるもののほか、ｎ＋型埋込層からのリン
「わき上り拡散」によっても容易に実現できる。
オン打込みによるもののほか、ｎ＋型埋込層からのリン
「わき上り拡散」によっても容易に実現できる。
本発明は電話用ＩＣのワンチップ化、電子交換機用５Ｌ
ＩＣのワンチップ化に適用してもっとも効果が得られる
。
ＩＣのワンチップ化に適用してもっとも効果が得られる
。
本発明は上記のもの以外に表示ドライバ等の高耐圧に応
用することができる。また本発明はｎ型ウェル部をバイ
ポーラ素子の形成に共有させることも可能である。
用することができる。また本発明はｎ型ウェル部をバイ
ポーラ素子の形成に共有させることも可能である。
第１図は本発明の一実施例を示すモデル化したバイポー
ラＣＭＯＳ Ｉ Ｃの断面図である。 第２図乃至第３図は第１図で示したバイポーラＣＭＯＳ
ＩＣのプロセスの一部工程断面図である。 第４図はこれまでのバイポーラＣＭＯＳ Ｉ Ｃの例を
示す断面図である。 第５図は本発明の他の一実施例を示すバイポーラＣＭＯ
ＳＩＣの一部断面図である。 １１・・・ｐ−型Ｓｉ基板、１２・・・ｎ＋型埋込層、
１３・・・エピタキシャルｎ−型Ｓｉ層、１４・・・ア
イツレージョンｐ型層、１５・・・ｎ型ウェル、１６・
・・ｐ型ウェル、１７・・・ｎ型拡散層、１８・・・ベ
ースｐ型層、１９・・・エミッタｎ＋型層、２ｏ・・・
コレクタｎ＋型層、２１・・・ベースｐ型層、２２・・
・エミッタｎ＋型層、２３・・・ソース・ドレインｐ型
層、２４・・・絶縁ゲート、２５・・・ソース・ドレイ
ンｎ＋型層、２６・・・絶縁ゲート。
ラＣＭＯＳ Ｉ Ｃの断面図である。 第２図乃至第３図は第１図で示したバイポーラＣＭＯＳ
ＩＣのプロセスの一部工程断面図である。 第４図はこれまでのバイポーラＣＭＯＳ Ｉ Ｃの例を
示す断面図である。 第５図は本発明の他の一実施例を示すバイポーラＣＭＯ
ＳＩＣの一部断面図である。 １１・・・ｐ−型Ｓｉ基板、１２・・・ｎ＋型埋込層、
１３・・・エピタキシャルｎ−型Ｓｉ層、１４・・・ア
イツレージョンｐ型層、１５・・・ｎ型ウェル、１６・
・・ｐ型ウェル、１７・・・ｎ型拡散層、１８・・・ベ
ースｐ型層、１９・・・エミッタｎ＋型層、２ｏ・・・
コレクタｎ＋型層、２１・・・ベースｐ型層、２２・・
・エミッタｎ＋型層、２３・・・ソース・ドレインｐ型
層、２４・・・絶縁ゲート、２５・・・ソース・ドレイ
ンｎ＋型層、２６・・・絶縁ゲート。
Claims (1)
- 【特許請求の範囲】 １、一つの半導体基体表面に、高い耐圧を必要とする第
１のバイポーラ半導体素子と、耐圧はそれほど高く必要
されない第２のバイポーラ半導体素子及びＣＭＯＳ半導
体素子とを有する半導体装置であって、上記第１のバイ
ポーラ半導体素子は基板上にエピタキシャル成長させた
高比抵抗半導体層の表面に形成され、上記第２のバイポ
ーラ半導体素子は上記半導体層の一部に形成されたやや
比抵抗の低い同じ導電型のウェル領域の表面に形成され
るとともに、上記ＣＭＯＳ半導体素子は上記半導体層の
一部に形成されたやや比抵抗の低い相異なる導電型の２
つのウェル領域の表面に形成されることを特徴とするバ
イポーラＣＭＯＳ半導体装置。 ２、上記第２のバイポーラ半導体素子はｎｐｎトランジ
スタであり、それの形成されるウェル領域はｎ型ウェル
である特許請求の範囲第１項に記載のバイポーラＣＭＯ
Ｓ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60086370A JPS61245563A (ja) | 1985-04-24 | 1985-04-24 | バイポ−ラｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60086370A JPS61245563A (ja) | 1985-04-24 | 1985-04-24 | バイポ−ラｃｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61245563A true JPS61245563A (ja) | 1986-10-31 |
Family
ID=13884992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60086370A Pending JPS61245563A (ja) | 1985-04-24 | 1985-04-24 | バイポ−ラｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61245563A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02199867A (ja) * | 1989-01-27 | 1990-08-08 | Nec Corp | 半導体装置 |
| JPH02240930A (ja) * | 1989-03-14 | 1990-09-25 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5714796A (en) * | 1993-03-03 | 1998-02-03 | Nec Corporation | Integrated circuit device fabricated on semiconductor substrate blocking power supply lines from noise |
| JPH11312746A (ja) * | 1998-03-26 | 1999-11-09 | Texas Instr Inc <Ti> | 合併したバイポ―ラ回路およびｃｍｏｓ回路とその製造法 |
| US8115256B2 (en) | 2006-08-31 | 2012-02-14 | Sanyo Electric Co., Ltd. | Semiconductor device |
-
1985
- 1985-04-24 JP JP60086370A patent/JPS61245563A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02199867A (ja) * | 1989-01-27 | 1990-08-08 | Nec Corp | 半導体装置 |
| JPH02240930A (ja) * | 1989-03-14 | 1990-09-25 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5714796A (en) * | 1993-03-03 | 1998-02-03 | Nec Corporation | Integrated circuit device fabricated on semiconductor substrate blocking power supply lines from noise |
| JPH11312746A (ja) * | 1998-03-26 | 1999-11-09 | Texas Instr Inc <Ti> | 合併したバイポ―ラ回路およびｃｍｏｓ回路とその製造法 |
| JP2009016856A (ja) * | 1998-03-26 | 2009-01-22 | Texas Instr Inc <Ti> | 合併したバイポーラ回路およびｃｍｏｓ回路とその製造法 |
| US8115256B2 (en) | 2006-08-31 | 2012-02-14 | Sanyo Electric Co., Ltd. | Semiconductor device |
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