JPH07101739B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH07101739B2
JPH07101739B2 JP63255070A JP25507088A JPH07101739B2 JP H07101739 B2 JPH07101739 B2 JP H07101739B2 JP 63255070 A JP63255070 A JP 63255070A JP 25507088 A JP25507088 A JP 25507088A JP H07101739 B2 JPH07101739 B2 JP H07101739B2
Authority
JP
Japan
Prior art keywords
layer
semiconductor
material composition
monoatomic
spacer layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP63255070A
Other languages
English (en)
Other versions
JPH01128577A (ja
Inventor
エドワード カニングァム ジョン
フレッド シューベルト エルドマン
ツァン ウーチン
Original Assignee
アメリカン テレフォン アンド テレグラフ カムパニー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=22318669&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JPH07101739(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by アメリカン テレフォン アンド テレグラフ カムパニー filed Critical アメリカン テレフォン アンド テレグラフ カムパニー
Publication of JPH01128577A publication Critical patent/JPH01128577A/ja
Publication of JPH07101739B2 publication Critical patent/JPH07101739B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/60—Impurity distributions or concentrations
    • H10D62/605—Planar doped, e.g. atomic-plane doped or delta-doped

Landscapes

  • Junction Field-Effect Transistors (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体デバイス分野に関し、特に、デルタド
ープ（delta-doped）層を有するデバイスに関する。
［従来技術の説明］ 結晶成長技術は、新しい物理的性質を有する新材料を生
み出し続けている。例えば、アール・ディングル（R.Di
ngle）らによってアプライド・フィジックス・レターズ
（Appl.Phys.Lett.）第33巻、第665頁以降（1978年）に
紹介された選択ドープヘテロ構造は、精度良く制御され
た結晶成長によって可能となり、バルク結晶材料以上の
高キャリア易動度及びヘテロ界面における準２次元電子
ガスが得られるに至っている。これらの構造により、さ
らに、分数量子ホール効果等の基礎的な性質が観測され
るようになってきている。
これらのヘテロ構造においては、半導体層の成長は、Ga
As等の真性あるいは半絶縁性のIII−Ｖ族材料基板上で
開始される。アンドープのGaAsチャネル層が約１μｍの
厚さに成長させられる。その後、数層のAlXGa1-XAs層が
成長させられる。ここでモル比Ｘは通常0.2から0.3の範
囲である。第1AlGaAs層はアンドープのスペーサ層で、
および０から200オングストロームの厚さを有する。当
該層を覆うように、約500オングストローム厚の一様ド
ープ（ｎ型あるいはｐ型）AlGaAs層が成長させられる。
アンドープのGaAsコンタクト層（約100オングストロー
ム厚）の成長により、半導体ヘテロ構造成長が完了す
る。
現在理解されているところによれば、上述の型のヘテロ
構造が電界効果トランジスタ等のデバイスに用いられた
場合、約１×1012cm-2より高い界面電子濃度（２次元電
子ガス濃度）に対してはキャリア易動度が非常に劣化し
てしまう。さらに、これらのデバイスの空乏層には一様
ドープ層中の不純物原子によって生ずるポテンシャル低
下が存在することが知られている。
ティー・イシカワ（T.Ishikawa）らによるジャーナル・
オブ・アプライド・フィジックス（J.Appl.Phys）第61
巻第５号第1937-40頁（1987年３月１日）の記事におい
ては、選択ドープIII−Ｖ族ヘテロ構造における２次元
電子ガス濃度の向上のために、原子平面（atomic plana
r）ドーピングが用いられたことが報告されている。原
子平面ドープ濃度は2.0×1012cm-2以下であるように選
択されている。このドープ濃度は希薄であると考えられ
ている。この結果生じるデバイスが従来の選択ドープヘ
テロ構造デバイスにおいて見られるものよりも低電子易
動度を示す、ということをイシカワらが決定したことは
重要である。１つのデバイスにおいてのみ、従来の選択
ドープヘテロ構造におけるものに匹敵する電子易動度
を、イシカワらは、得ることができただけであった。後
者のデバイスにおいては原子平面ドーピングが直接ヘテ
ロ界面に適用されることが必要であった。
（発明の概要） 原子平面ドープ層（デルタドープ層）をヘテロ界面の近
傍に適用し、スペーサ半導体層がヘテロ界面から当該原
子平面ドープ層を分離するようにすることによって、電
子易動度は保持され、２次元電子ガス濃度すなわち界面
電荷密度が、既知の半導体構造に対するものと比べて、
大幅に向上させられる。当該原子平面ドープ層のドープ
濃度は、当該原子平面ドープ層の伝導帯におけるチャー
ジキャリアに対して前記スペーサ厚より小さいバリア層
が得られるように選択される。さらに、２次元電子ガス
の濃度は、比較的高易動度を保ったまま、一様ドープ構
造に対する既知のデバイスリミットを越えるようにされ
る。
ある具体例においては、ヘテロ界面近傍に原子平面ドー
プ層を用いることによって、電界効果トランジスタデバ
イスで、高い相互コンダクタンスが得られる。
他の具体例においては、量子井戸内のデルタドープ層が
ヘテロ構造に含まれ、深い不純物ドナーによって生ずる
持続的な光導電性を低減する。
（実施例の説明） 術語“原子平面ドーピング（atomic planar doping）”
が、本明細書においてそれと相互に交換可能であるよう
に用いられている術語“デルタードーピング（delta-do
ping）”と等価であることは、当業者には既知である。
さらに、添付図面における図は実際の大きさを示してい
る訳ではなく、本発明の理解を助けるためであることに
も留意されたい。本発明の原理は、数多くの型のエレク
トロニック、オプトエレクトロニック及びフォトニック
デバイスに適用可能であるが、以下においてはエレクト
ロニックデバイスである電界効果トランジスタ（FET）
に関して記述されている。これはただの説明のためであ
り、本発明に制限を加えるものではない。
第１図は、従来技術に係るヘテロ構造FETの断面を模式
図に示したものである。説明のために、当該FETはIII−
Ｖ族材料、特にAlGaAs/GaAs系より選択された材料より
なるとする。選択ドープヘテロ構造FETは、一般に、ア
ンドープすなわち半絶縁性のGaAs基板10を有し、当該基
板上に以下に示す層が順に成長させられる：すなわち、
アンドープGaAsチャネル層11、アンドープAlGaAsスペー
サ層12、ドープされたAlGaAsドナー層13及びドープされ
たGaAsキャップ層14である。標準的なホトリソグラフィ
ー技法及び化学エッチングによりゲート凹部が形成さ
れ、チャネル層上にゲート電極が形成されるようにな
る。ソース及びドレイン領域上に、それぞれ金属電極15
及び17が形成され、オーミックに接合されている。ゲー
ト領域上には金属電極16が形成され、それらは通常ショ
ットキーバリア接合となっている。
分子線エピタキシー成長技法が第１図に示され、上述さ
れたものと同様のデバイスを作製するために用いられ
る。第１図に示したデバイス及びそれに係る作製技法の
より完全な理解のためには、“VLSIエレクトロニクス微
細構造科学:GaAsマイクロエレクトロニクス（第11
巻）”（エヌ・ジー・アインシュプルーフ（N.G.Einspr
uch）他偏、第215-64頁（アカデミック・プレス社（Aca
demic Press Inc.）、1985年）を参照のこと。
実際にはチャネル層11の層厚は1.0μｍ以下である；ス
ペーサ層12は約20-80オングストローム厚、ドナー層13
は約300-500オングストローム厚、ドーパント濃度はSi
の場合約1018cm-2である；そしてキャップ層14は０−50
0オングストローム厚で、ドナー層13と同様のドーパン
ト濃度を有している。これらの大きさ及びドーパント濃
度の場合、２次元電子ガス濃度は、0.5−1.5×1012cm-2
の範囲に入る。破線18は、デバイス内部の２次元電子ガ
スの位置を示している。
第１図に示したようなデバイスの相互コンダクタンス
（gm＝dIds/dVg）は、ゲート破線18で示された２次元電
子ガスの位置との間隔に非常に依存していることは良く
知られている。一方で、AlGaAs/GaAs系においては、従
来技術に係る選択ドープFETで好ましい電子易動度を維
持しながらおよそ１×1012cm-2を越える２次元電子ガス
密度を得ることは非常に困難であることもまた公知の事
実である。
第２図は、第１図に示したヘテロ構造に対するエネルギ
ーバンドを示した図である。EF、EC及びEVは、それぞ
れ、フェルミエネルギー、伝導帯エネルギー及び価電子
帯エネルギーを示している。破線20は第１図の層11及び
層12間のヘテロ界面を表わしている。２次元電子ガスは
ハッチングした領域21で表わされている。スペーサ層の
層厚はWSで表わされている。VDは空乏領域におけるポテ
ンシャル低下であり（qVDはエネルギー差）、VSはスペ
ーサ層を横断する方向のポテンシャル低下を示してい
る。バンド形は同種一様ドープ層13及び14によって決定
されている。
第３図は、チャネル31及びスペーサ層32間のヘテロ界面
に近接してデルタドープ層33を有する選択ドープヘテロ
構造FETの断面を示したものである。当該トランジスタ
は、半絶縁性すなわち真性のGaAs基板層30を有し、当該
基板上に以下に示す層が順にエピタキシャル成長させら
れたものである：アンドープGaAsチャネル層31;アンド
ープAlGaAsスペーサ層32;デルタドープ層33;ドープされ
たAlGaAsドナー層34;及びドープされたGaAsキャップ層3
5である。ソース電極36、ドレイン電極38及びゲート電
極37は金属電極である。作製技法は、第１図に示したデ
バイスに対して用いられるものと本質的に同一である。
第３図に示したようなヘテロ構造は、ヴァリアン・ジェ
ネレータ（Varian Generator）V80気体線源式分子線エ
ピタキシーシステムによって成長させた。これは、従来
からのIII族線源を有する水平成長チャンバーである。
ヒ素（As）流は、アルシン（AsH3）の熱分解によって得
た。
チャネル層31は約1.0μｍ厚である;AlGaAsスペーサ層32
は、層厚０から100オングストロームの範囲で成長させ
られる；デルタドーピング層33は単層未満（submonolay
er）のSi（ｎ型のドーパント）ドーズ量を有し、キャリ
ア濃度が 以上のシートが実現されている。ドナー層34及びキャッ
プ層35は、従来技法に係る層厚及びキャリア濃度で成長
させられる。
さらに、第３図には示されてはいないが、デルタドープ
層33が、スペーサ層32内に、スペーサ層32の成長を中断
させてその間に所定の単層未満に相当する量のドーパン
ト（ｎ型の場合にはSi）を実質的にヘテロ界面から距離
WSのところに注入することによって成長させられる、と
いう方法も意図されている。続いて層32の残りの部分の
成長が再開され、デルタドープ層33を覆って完了する。
この構造においては、ドナー層34の成長は、層33を含む
層32の成長後になされる。この構造における層33の全厚
は、０から1000オングストロームの範囲である。
実際の具体例においては、第３図に示したトランジスタ
は、ゲート幅150μｍ、ゲート長1.2μｍ及びソースード
レイン間隔4.0μｍという大きさで作製された。当該デ
バイスに対する電極は、多層合金オーミック電極（ソー
ス及びドレイン）及び多層ショットキー電極（ゲート）
よりなっている。当該オーミック電極は2000オングスト
ロームのAuGe（共晶）、400オングストロームのNi及び2
000オングストロームのAuの層を有している；当該ショ
ットキー電極は、500オングストロームのTi及び1500オ
ングストロームのAuの層よりなる。
上記のデバイスにおいては非常に高い相互コンダクタン
スが得られることが見出されている。室温動作の場合
に、320-350mS/mmのgmが、デプレーションモードの1.2
μｍゲートのデバイスで観測されている。低温（Ｔ＝77
K）においては、420mS/mm以上の相互コンダクタンスが
得られている。これらのデバイスに対しては、電子易動
度の著しい劣化は観測されていない。
デルタドーピングは、ドーパント不純物原子を半導体結
晶母体の単一１原子層内にローカライズさせるものであ
る。本明細書に示した例においては、Si原子がIII族原
子のサイトのうちいくつかと置換し、伝導帯内のヘテロ
界面に垂直な方向にＶ字型のポテンシャル井戸を生成す
るものである。この様子は、第３図に示したデバイスの
エネルギーバンドを表わしている第４図において明確に
示されている。伝導帯における当該ポテンシャル井戸
は、高デルタドーピング濃度のために、EOからEnまでの
固有エネルギーの個別のサブバンドに電子（ｐ型の場合
は正孔）を量子化するのに充分な強度を有している。こ
こで、 であり、ｈはプランク定数、m*は電子の有効質量、ｑは
電気素量、εは誘電率及びＮはデルタドーピング濃度で
ある。この量子化により、スペーサ層厚WS以下の所望の
障壁厚が実現される。当該障壁厚層は、最低次固有状態
（占有された伝導帯サブバンド）の伝導帯端からヘテロ
界面まで、として観測されることは第４図より明らかで
ある。第４図に示したエネルギーバンドの概略図におい
ては、ヘテロ界面においては、ヘテロ界面が破線40で表
わされ、そこから距離（スペーサ層厚）WSだけ離れた、
破線41で表わされたところにデルタドープ層が存在す
る。領域42はデルタドーピングによって生じた実質的に
鋭いＶ字型のポテンシャル井戸中の最低固有状態EOのサ
ブバンド充填の様子を示している。ヘテロ界面上のチャ
ネル層内に存在する３角形の量子井戸において、ハッチ
ングした領域43及び44は、伝導チャネルにおける最低次
の固有状態を示している。
第４図から明らかなように、デルタドーピングによって
生じた実質的に鋭いＶ字型ポテンシャル井戸は、それに
付随した量子サイズ効果を引き起こし、その結果、領域
42内の電子から見た障壁層厚は、スペーサ層厚WS以下と
なる。本質的には、従来技術に係る構造よりも増大させ
られた伝導帯不連続が存在することとなる。さらに、デ
ルタドーピングによるドナー不純物のローカリゼーショ
ンのため、ポテンシャル低下VDは第４図においては存在
しない。
既知の変調ドープ構造と比較すると、破線39近傍の２次
元電子ガス密度は、本発明に係るデルタドープ層構造に
関するものの方が、従来技術に係る同程度のスペーサ層
厚WSを有するデバイスに比べて、ほぼ２倍大きい。例え
ば、Alのモル比ｘが0.3で（AlXGa1-XAs）スペーサ層厚W
Sが50オングストロームの場合、第１図に示した一様ド
ープ（ND＝２×1018cm-2）構造においては２次元電子ガ
ス密度は1.04×1012cm-2であるが、著しく高い密度1.96
×1012cm-2が第３図のデルタドープ 構造に対して得られている。この比較は、第５図におい
てさらに説明されている。ここで、曲線50及び51は、そ
れぞれ、従来法に係る一様ドープヘテロ構造のドープ濃
度1018及び∞cm-2の場合を示し、曲線52及び53は、それ
ぞれ、デルタドーピング層を界面からWSの距離のところ
を有し、シートドーピング濃度が５×1012及び１×1013
cm-2の、本発明に係るヘテロ構造の場合を示したもので
ある。
第６図は、第３図と同様のヘテロ構造のエネルギーバン
ドを示したものであり、ここでは、破線で示された領域
63で表わされた量子層がスペーサ層上に成長させられ、
当該量子層が破線60で示されたヘテロ界面から距離WS離
れたところにデルタドーピング層を含んでいる。領域6
1、62及び63は量子化によって生じた、伝導帯および高
エネルギーの固有状態を示している。適当な薄い（GaAs
においては10オングストローム未満）量子井戸のため
に、深いドナーに関する永久光伝導性を、AlGaAs中のド
ナーを空間的に分離することによって、低減することが
可能である。さらに、ヘテロ界面に近接した大きなデル
タドーピング密度より得られる利点は維持されている。
本発明の原理に基づいたデバイスが、キャリア密度の向
上及びその比較的高い易動度ゆえにより高速な動作を行
なうことは、当業者には理解されうる。
以上の記述は、簡潔とするために、単一のデルタドーピ
ング層に関するもののみに限定してきたが、同様の及び
／あるいは反対の導電性を有する多層デルタドーピング
層が、単一デルタドーピング層の代わりに用いられうる
ことに留意されたい。同様に、ドーパントとしてのシリ
コンは、スズ、ゲルマニウム、イオウ及びセレン等の他
のｎ型ドーパントに交換されうる。さらに、図に示した
ものと反対方向にドープされた層を有する相補的ロジッ
クにも置換されうる。
【図面の簡単な説明】
第１図は、従来技術に係る選択ドープヘテロ構造の断面
を模式的に示した図； 第２図は、第１図に示したヘテロ構造のエネルギーバン
ドを示した図； 第３図は、本発明に係るデルタドープ層を含む選択ドー
プ構造の断面を模式的に示した図； 第４図は、第３図に示したヘテロ構造のエネルギーバン
ドを示した図； 第５図は、２次元電子ガス濃度のスペーサ層厚に対する
関係を第１図及び第３図のヘテロ構造に対してプロット
した図；及び 第６図は、少なくとも１つの量子井戸層を含むように修
正した、第３図に示したヘテロ構造に対するエネルギー
バンドを示した図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウーチン ツァン アメリカ合衆国，07733ニュージャージー ホルムデル，テーラーラン８ (56)参考文献 特開 昭61−198783（ＪＰ，Ａ) 特開 昭62−266874（ＪＰ，Ａ)

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】第１の半導体材料組成からなるチャネル層
    と、 第２の半導体材料組成からなるスペーサ層と、 第２半導体材料組成およびドーパント材料からなるドナ
    ー層と を有する半導体トランジスタデバイスにおいて、 前記チャネル層およびスペーサ層は共通境界に沿って隣
    接してヘテロ界面を形成し、 前記ドーパント材料は前記ドナー層を一様にドープし、 前記ドナー層は、前記スペーサ層とチャネル層の間の境
    界に対向する境界に沿って前記スペーサ層に隣接し、 前記チャネル層およびスペーサ層はアンドープ（ドープ
    しない）であり、 前記チャネル層は、前記ドナー層およびスペーサ層より
    狭いエネルギーバンドギャップを有し、 前記デバイスは、単原子平面層を有し、この単原子平面
    層は、前記スペーサ層はデルタドープするための第３の
    材料組成からなり、前記スペーサ層内で前記ヘテロ界面
    に近接してその界面から所定の距離に存在し、この単原
    子平面層のドーピング密度は、この単原子平面層付近の
    伝導帯に鋭いＶ字形の不連続を生じるように十分高く、
    それによって、その伝導帯内の電荷キャリアの最低固有
    状態エネルギーを前記単原子平面層の前記不連続におけ
    る最低エネルギーよりも増大させ、かつ、前記ヘテロ界
    面から、前記最低固有エネルギーと前記伝導帯との最近
    接交点までの距離が前記所定の距離より小さくなるよう
    に縮小するものであり、 前記所定の距離は10.0オングストローム以上125オング
    ストローム以下であり、 前記ドーピング密度は4.0×1012cm-2以上であり、 前記ドーパント材料の伝導型は前記単原子平面層の伝導
    型と同様である ことを特徴とする半導体トランジスタデバイス。
  2. 【請求項２】第１および第２半導体材料組成がIII−Ｖ
    族半導体化合物からなる群から選択されることを特徴と
    する請求項１の半導体トランジスタデバイス。
  3. 【請求項３】第１半導体材料組成がガリウムヒ素からな
    り、第２半導体材料組成がアルミニウムガリウムヒ素か
    らなり、第３材料組成および前記ドーパント材料がガリ
    ウムヒ素系のｎ型およびｐ型ドーパント材料からなる群
    から選択されることを特徴とする請求項１の半導体トラ
    ンジスタデバイス。
  4. 【請求項４】第３材料組成および前記ドーパント材料が
    シリコンを含むことを特徴とする請求項１の半導体トラ
    ンジスタデバイス。
  5. 【請求項５】第１の半導体組成材料からなるチャネル層
    と、 第２の半導体材料組成からなるスペーサ層と、 第２半導体材料組成およびドーパント材料からなるドナ
    ー層と を有する半導体トランジスタデバイスにおいて、 前記チャネル層およびスペーサ層は共通境界に沿って隣
    接してヘテロ界面を形成し、 前記ドーパント材料は前記ドナー層を一様にドープし、 前記ドナー層は、前記スペーサ層とチャネル層の間に境
    界に対向する境界に沿って前記スペーサ層に隣接し、 前記チャネル層およびスペーサ層はアンドープ（ドープ
    しない）であって、その厚さは175オングストローム以
    上であり、 前記チャネル層は、前記ドナー層およびスペーサ層より
    狭いエネルギーバンドギャップを有し、 前記デバイスは、単原子平面層を有し、この単原子平面
    層は、前記スペーサ層をデルタドープするための第３の
    材料組成からなり、前記スペーサ層内で前記ヘテロ界面
    に近接してその界面から所定の距離に存在し、この単原
    子平面層のドーピング密度は、この単原子平面層付近の
    伝導帯に鋭いＶ字形の不連続を生じるように十分高く、
    それによって、その伝導帯内の電荷キャリアの最低固有
    状態エネルギーを前記単原子平面層の前記不連続におけ
    る最低エネルギーよりも増大させ、かつ、前記ヘテロ界
    面から、前記最低固有エネルギーと前記伝導帯との最近
    接交点までの距離が前記所定の距離より小さくなるよう
    に縮小するものであり、 前記所定の距離は10.0オングストローム以上125オング
    ストローム以下であり、 前記ドーピング密度は4.0×1012cm-2以上であり、 前記ドーパント材料の伝導型は前記単原子平面層の伝導
    型と同様である ことを特徴とする半導体トランジスタデバイス。
  6. 【請求項６】第１および第２半導体材料組成がIII−Ｖ
    族半導体化合物からなる群から選択されることを特徴と
    する請求項５の半導体トランジスタデバイス。
  7. 【請求項７】第１半導体材料組成がガリウムヒ素からな
    り、第２半導体材料組成がアルミニウムガリウムヒ素か
    らなり、第３材料組成および前記ドーパント材料がガリ
    ウムヒ素系のｎ型およびｐ型ドーパント材料からなる群
    から選択されることを特徴とする請求項５の半導体トラ
    ンジスタデバイス。
  8. 【請求項８】第３材料組成および前記ドーパント材料が
    シリコンを含むことを特徴とする請求項５の半導体トラ
    ンジスタデバイス。
JP63255070A 1987-10-13 1988-10-12 半導体装置 Expired - Fee Related JPH07101739B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10782287A 1987-10-13 1987-10-13
US107822 1987-10-13

Publications (2)

Publication Number Publication Date
JPH01128577A JPH01128577A (ja) 1989-05-22
JPH07101739B2 true JPH07101739B2 (ja) 1995-11-01

Family

ID=22318669

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63255070A Expired - Fee Related JPH07101739B2 (ja) 1987-10-13 1988-10-12 半導体装置

Country Status (2)

Country Link
EP (1) EP0312237A3 (ja)
JP (1) JPH07101739B2 (ja)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5111255A (en) * 1990-06-05 1992-05-05 At&T Bell Laboratories Buried channel heterojunction field effect transistor
JPH0817231B2 (ja) * 1992-01-29 1996-02-21 東京工業大学長 組織ドープ構造半導体装置
FR2689683B1 (fr) * 1992-04-07 1994-05-20 Thomson Composants Microondes Dispositif semiconducteur a transistors complementaires.
EP0622880A3 (en) * 1993-04-30 1995-01-25 At & T Corp Hetero-interface with reduced resistance.
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
WO2013022753A2 (en) 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
JP2016500927A (ja) 2012-10-31 2016-01-14 三重富士通セミコンダクター株式会社 低変動トランジスタ・ペリフェラル回路を備えるｄｒａｍ型デバイス、及び関連する方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
CN114373804A (zh) * 2021-12-14 2022-04-19 华为技术有限公司 赝配高迁移率晶体管、低噪声放大器及相关装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4882609A (en) * 1984-11-19 1989-11-21 Max-Planck Gesellschaft Zur Forderung Der Wissenschafter E.V. Semiconductor devices with at least one monoatomic layer of doping atoms
EP0314836A1 (en) * 1987-11-06 1989-05-10 Max-Planck-Gesellschaft zur Förderung der Wissenschaften e.V. Semiconductor device in particular a hot electron transistor

Also Published As

Publication number Publication date
EP0312237A2 (en) 1989-04-19
EP0312237A3 (en) 1989-10-25
JPH01128577A (ja) 1989-05-22

Similar Documents

Publication Publication Date Title
JPH01128577A (ja) 半導体装置
Ploog Delta-(-) doping in MBE-grown GaAs: concept and device application
Ploog et al. Fundamental studies and device application of δ-doping in GaAs Layers and in AlxGa1− xAs/GaAs heterostructures
US5241197A (en) Transistor provided with strained germanium layer
JP2512422B2 (ja) 半導体デバイス
EP0248439B1 (en) Field-effect transistor having a delta-doped ohmic contact
US9991172B2 (en) Forming arsenide-based complementary logic on a single substrate
JPH09107093A (ja) ＧｓＡｓ基板上の低雑音電力用ＡｌＧａＰＳｂ／ＧａＩｎＡｓＨＥＭＴおよび疑似形態ＨＥＭＴ
JP2914049B2 (ja) ヘテロ接合を有する化合物半導体基板およびそれを用いた電界効果トランジスタ
US5298441A (en) Method of making high transconductance heterostructure field effect transistor
US20020185642A1 (en) Semiconductor device and method of manufacturing the same
US5489549A (en) Method of fabricating n-type antimony-based strained layer superlattice
EP0080714A2 (en) Hetero-junction semiconductor device
JP3141838B2 (ja) 電界効果トランジスタ
US8575595B2 (en) P-type semiconductor devices
JP2679396B2 (ja) 電界効果トランジスタ
JPH098285A (ja) ヘテロ接合半導体デバイス
JP2701583B2 (ja) トンネルトランジスタ及びその製造方法
JP2796113B2 (ja) 半導体装置
Cheng Heterostructure electronic devices
JP2002043333A (ja) 化合物半導体装置
JP2712252B2 (ja) 高抵抗ＡｌＩｎＡｓ結晶膜及びトランジスタ
JP2567730B2 (ja) ヘテロ接合電界効果トランジスタ
JPH0645368A (ja) ヘテロ接合半導体装置
JP2917530B2 (ja) 半導体装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees