JPH07101828B2 - 自動利得制御増幅器 - Google Patents
自動利得制御増幅器Info
- Publication number
- JPH07101828B2 JPH07101828B2 JP1120657A JP12065789A JPH07101828B2 JP H07101828 B2 JPH07101828 B2 JP H07101828B2 JP 1120657 A JP1120657 A JP 1120657A JP 12065789 A JP12065789 A JP 12065789A JP H07101828 B2 JPH07101828 B2 JP H07101828B2
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- JP
- Japan
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- circuit
- gain control
- output
- input
- voltage
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- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 claims description 10
- 230000003321 amplification Effects 0.000 description 10
- 238000003199 nucleic acid amplification method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- 230000002238 attenuated effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は入力ダイナミツクレンジを拡大させた自動利得
制御増幅器に関するものである。
制御増幅器に関するものである。
従来の自動利得制御増幅器は、第４図に示すように増幅
回路３の出力はピーク検出回路５に接続され、このピー
ク検出回路５の出力は利得制御用増幅回路６を介して増
幅回路３に帰還される構成となつている。
回路３の出力はピーク検出回路５に接続され、このピー
ク検出回路５の出力は利得制御用増幅回路６を介して増
幅回路３に帰還される構成となつている。
このように構成される自動利得制御増幅器において、入
力端子１に入力された信号は増幅回路３により増幅され
て出力端子４に出力される。この出力信号はピーク検出
回路５により信号のピーク値が検出され、利得制御用増
幅回路６に内蔵される基準電圧とピーク値とが利得制御
用増幅回路６により比較増幅される。この比較増幅され
た電圧は増幅回路３に与えられ、出力振幅が一定となる
ように利得の制御が行なわれる。
力端子１に入力された信号は増幅回路３により増幅され
て出力端子４に出力される。この出力信号はピーク検出
回路５により信号のピーク値が検出され、利得制御用増
幅回路６に内蔵される基準電圧とピーク値とが利得制御
用増幅回路６により比較増幅される。この比較増幅され
た電圧は増幅回路３に与えられ、出力振幅が一定となる
ように利得の制御が行なわれる。
前述した従来の自動利得制御増幅器は、利得制御用増幅
回路６の入力ダイナミツクレンジが一定であるので、そ
れ以上の振幅を有する信号に対しては練形に増幅できな
いという問題があつた。
回路６の入力ダイナミツクレンジが一定であるので、そ
れ以上の振幅を有する信号に対しては練形に増幅できな
いという問題があつた。
入力端子と出力端子との間に直列接続された抵抗器およ
び増幅回路と、出力端子に入力端が接続されたピーク検
出回路と、このピーク検出回路の出力端に入力端が接続
された利得制御用増幅回路と、この利得制御用増幅回路
の出力端の一端が増幅回路の制御端に制御されかつ他端
が入力端に接続されたヒステリシス回路と、このヒステ
リシス回路の出力端がベースに接続されかつエミッタが
接地されるとともにコレクタが増幅回路の入力端に接続
されたトランジスタとを有して構成されている。
び増幅回路と、出力端子に入力端が接続されたピーク検
出回路と、このピーク検出回路の出力端に入力端が接続
された利得制御用増幅回路と、この利得制御用増幅回路
の出力端の一端が増幅回路の制御端に制御されかつ他端
が入力端に接続されたヒステリシス回路と、このヒステ
リシス回路の出力端がベースに接続されかつエミッタが
接地されるとともにコレクタが増幅回路の入力端に接続
されたトランジスタとを有して構成されている。
本発明においては、入力端子に印加される入力信号が大
きいとき、一旦減衰して増幅が行なわれる。
きいとき、一旦減衰して増幅が行なわれる。
次に本発明について図面を参照して説明する。
第１図は本発明による自動利得制御増幅器の一実施例を
示すブロック図であり、前述の図と同一部分は同一符号
を付してある。同図において、入力端子１は抵抗器２を
介して増幅回路３の入力部と接続され、増幅回路３の出
力は出力端子４と接続されるとともにピーク検出回路５
の入力部と接続される。ピーク検出回路５の出力は利得
制御用増幅回路６に接続され、利得制御用増幅回路６の
出力は増幅回路３に接続されるとともにヒステリシス回
路７の入力部に接続される。ヒステリシス回路７の出力
はトランジスタ８のベースに接続される。トランジスタ
８のエミツタは地気と接続され、コレクタは増幅回路３
の入力部と接続される。
示すブロック図であり、前述の図と同一部分は同一符号
を付してある。同図において、入力端子１は抵抗器２を
介して増幅回路３の入力部と接続され、増幅回路３の出
力は出力端子４と接続されるとともにピーク検出回路５
の入力部と接続される。ピーク検出回路５の出力は利得
制御用増幅回路６に接続され、利得制御用増幅回路６の
出力は増幅回路３に接続されるとともにヒステリシス回
路７の入力部に接続される。ヒステリシス回路７の出力
はトランジスタ８のベースに接続される。トランジスタ
８のエミツタは地気と接続され、コレクタは増幅回路３
の入力部と接続される。
第２図はヒステリシス回路７の入力，出力電圧特性を示
すグラフであり、出力電圧が立上がるときの入力電圧は
出力電圧が立下がるときの入力電圧よりも高電圧となつ
ており、いわゆるヒステリシス特性を有している。この
とき、出力電圧の立下り、立上りに要する入力電圧を充
分小さくすることにより、出力電圧はトランジスタのベ
ース，エミツタ間電圧VBEより充分小さいまたは充分大
きい２値の安定な電圧を得ることができる。したがつて
トランジスタ８は遮断状態もしくは飽和状態となり、ト
ランジスタ８のコレクタの有するインピーダンスは充分
大きいまたは小さい状態となる。
すグラフであり、出力電圧が立上がるときの入力電圧は
出力電圧が立下がるときの入力電圧よりも高電圧となつ
ており、いわゆるヒステリシス特性を有している。この
とき、出力電圧の立下り、立上りに要する入力電圧を充
分小さくすることにより、出力電圧はトランジスタのベ
ース，エミツタ間電圧VBEより充分小さいまたは充分大
きい２値の安定な電圧を得ることができる。したがつて
トランジスタ８は遮断状態もしくは飽和状態となり、ト
ランジスタ８のコレクタの有するインピーダンスは充分
大きいまたは小さい状態となる。
次に第１図により全体の動作を説明する。ここでは利得
制御用増幅回路６は入力電圧に比例して大きくなる出力
電圧を発生するものとする。まず、入力端子１に入力し
た信号は、抵抗器２を介して増幅回路３により増幅さ
れ、出力端子４に出力される。出力の信号はピーク検出
回路５によりピーク値が検出され、利得制御用増幅回路
６に内蔵される基準電圧と比較増幅され、増幅回路３お
よびヒステリシス回路７に与えられる。増幅回路３に与
えられた電圧により出力端子４の信号は振幅が一定とな
るように制御される。ヒステリシス回路７に与えられる
電圧が低電圧のときは、ヒステリシス回路７の出力も低
電圧となりトランジスタ８は遮断状態であるので、コレ
クタは高インピーダンスとなり、入力端子１に入力され
た信号は抵抗器２を介しても減衰しない。ヒステリシス
回路７に与えられる電圧が高電圧のときにヒステリシス
回路７の出力も高電圧となり、トランジスタ８は飽和状
態になるので、コレクタは低インピーダンスとなり、入
力端子１に入力された信号は減衰する。第３図はこのと
きの入力端子１の入力信号電圧と増幅回路３の入力信号
電圧との関係を示している。このように増幅回路３の入
力信号電圧は増幅回路３の入力ダイナミツクレンジVDA1
より大きくなる前に一旦減衰を行なう。したがつて本自
動利得制御増幅器はより広範囲なダイナミツクレンジV
DA0が得られる。
制御用増幅回路６は入力電圧に比例して大きくなる出力
電圧を発生するものとする。まず、入力端子１に入力し
た信号は、抵抗器２を介して増幅回路３により増幅さ
れ、出力端子４に出力される。出力の信号はピーク検出
回路５によりピーク値が検出され、利得制御用増幅回路
６に内蔵される基準電圧と比較増幅され、増幅回路３お
よびヒステリシス回路７に与えられる。増幅回路３に与
えられた電圧により出力端子４の信号は振幅が一定とな
るように制御される。ヒステリシス回路７に与えられる
電圧が低電圧のときは、ヒステリシス回路７の出力も低
電圧となりトランジスタ８は遮断状態であるので、コレ
クタは高インピーダンスとなり、入力端子１に入力され
た信号は抵抗器２を介しても減衰しない。ヒステリシス
回路７に与えられる電圧が高電圧のときにヒステリシス
回路７の出力も高電圧となり、トランジスタ８は飽和状
態になるので、コレクタは低インピーダンスとなり、入
力端子１に入力された信号は減衰する。第３図はこのと
きの入力端子１の入力信号電圧と増幅回路３の入力信号
電圧との関係を示している。このように増幅回路３の入
力信号電圧は増幅回路３の入力ダイナミツクレンジVDA1
より大きくなる前に一旦減衰を行なう。したがつて本自
動利得制御増幅器はより広範囲なダイナミツクレンジV
DA0が得られる。
以上説明したように本発明による自動利得制御増幅器
は、入力信号が小さいとき、一旦減衰して増幅を行なう
ので、従来の自動利得制御増幅器より大きな入力信号を
線形に増幅できるという極めて優れた効果が得られる。
は、入力信号が小さいとき、一旦減衰して増幅を行なう
ので、従来の自動利得制御増幅器より大きな入力信号を
線形に増幅できるという極めて優れた効果が得られる。
第１図は本発明による自動利得制御増幅器の一実施例を
示すブロック図、第２図はヒステリシス回路の入力，出
力電圧特性を示す図、第３図は本発明による自動利得制
御増幅器の入力信号電圧と増幅回路の入力信号電圧との
関係を示す図、第４図は従来の自動利得制御増幅器の構
成を示すブロツク図である。 １……入力端子、２……抵抗器、３……増幅回路、４…
…出力端子、５……ピーク検出回路、６……利得制御用
増幅回路、７……ヒステリシス回路、８……トランジス
タ。
示すブロック図、第２図はヒステリシス回路の入力，出
力電圧特性を示す図、第３図は本発明による自動利得制
御増幅器の入力信号電圧と増幅回路の入力信号電圧との
関係を示す図、第４図は従来の自動利得制御増幅器の構
成を示すブロツク図である。 １……入力端子、２……抵抗器、３……増幅回路、４…
…出力端子、５……ピーク検出回路、６……利得制御用
増幅回路、７……ヒステリシス回路、８……トランジス
タ。
Claims (1)
- 【請求項１】入力端子と出力端子との間に直列接続され
た抵抗器および増幅回路と、 前記出力端子に入力端が接続されたピーク検出回路と、 前記ピーク検出回路の出力端に入力端が接続された利得
制御用増幅回路と、 前記利得制御用増幅回路の出力端の一端が前記増幅回路
の制御端に制御されかつ他端が入力端に接続されたヒス
テリシス回路と、 前記ヒステリシス回路の出力端がベースに接続されかつ
エミッタが接地されるとともにコレクタが前記増幅回路
の入力端に接続され前記ヒステリシス回路の出力により
インピーダンスが変化するトランジスタと、 を備えたことを特徴とする自動利得制御増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1120657A JPH07101828B2 (ja) | 1989-05-15 | 1989-05-15 | 自動利得制御増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1120657A JPH07101828B2 (ja) | 1989-05-15 | 1989-05-15 | 自動利得制御増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02301209A JPH02301209A (ja) | 1990-12-13 |
| JPH07101828B2 true JPH07101828B2 (ja) | 1995-11-01 |
Family
ID=14791663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1120657A Expired - Lifetime JPH07101828B2 (ja) | 1989-05-15 | 1989-05-15 | 自動利得制御増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101828B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0746148A (ja) * | 1993-07-29 | 1995-02-14 | Japan Radio Co Ltd | Ａｇｃ回路付受信機 |
| US7468760B2 (en) | 2005-03-31 | 2008-12-23 | Mstar Semiconductor, Inc. | Apparatus and related method for level clamping control |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58104013U (ja) * | 1982-01-08 | 1983-07-15 | 三菱電機株式会社 | Ａｇｃ装置 |
-
1989
- 1989-05-15 JP JP1120657A patent/JPH07101828B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02301209A (ja) | 1990-12-13 |
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