JPH07101835B2 - デジタル信号処理装置 - Google Patents

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、時系列で入力されるデータを所定のアルゴリ
ズムに基いて処理し、時系列データとして出力するデジ
タル信号処理装置に関する。

（ロ）従来の技術 一般に、音声や画像等のように我々の周囲に存在する原
始情報源は、アナログ信号であることが多い。このアナ
ログ信号をデジタル的な手法によって処理するシステム
がデジタル信号処理装置（デジタル・シグナル・プロセ
ッシング・システム:DSPシステム）である。

近年、デジタル回路のLSI化が急速に進み、ワンチップ
上にDSPシステムが容易に実現できるようになり、更
に、アナログ信号処理に比べて高精度処理が可能、パラ
メータの設定により任意の特性が安定して均一に得られ
る、無調整化が可能となる等の特徴を有するため、DSP
システムが急速に実用化されるようになった。また、DS
Pシステムの応用範囲は、音声信号処理、通信信号処
理、計測信号処理、画像信号処理、地震波信号処理、水
中音響信号処理等に広がり利用されている。

また、オーディオ分野に於いてもCD（コンパクト・ディ
スク）プレーヤやDAT（デジタル・オーディオ・テー
プ）プレーヤの如く、オーディオ信号のデジタル処理化
が進むに伴って、オーディオ信号をデジタル処理するDS
Pシステムが実用化されている。

従来のDSPシステムは、デジタルフィルタを容易に形成
できるように第６図に示すアーキテクチャを有してい
る。

第６図に於いて、データバスBUSには、入出力回路（I/
O）（１）、データRAM（２）、乗算器（３）、演算回路
（ALU）（４）、アキュームレータ（ACC）（５）等が接
続され、データRAM（２）の出力とデータROM（６）の出
力が乗算器（３）に接続され、乗算器（３）の乗算結果
出力がALU（４）の一方の入力に印加されている。これ
らの各回路は、プログラムROM（７）から順次読み出さ
れる命令を解読するデコーダ（８）からその命令に応じ
て出力されるマイクロコード信号によって制御される。

デジタルフィルタの実現に於いては Ｙ＝Ａ・x₁＋Ｂ・x_i-1＋Ｃ・x_i-2…… という形の積和演算が繰返し表われる。このデジタルフ
ィルタをDSPシステムで実現する場合には、フィルタ内
の節点の計算順序を決定して、プログラムを作成し、そ
のプログラムをプログラムROM（７）に格納すると共に
データROM（６）内に計算式の定数を格納しておく。そ
して、プログラムを実行することにより、積和演算が為
され、演算結果はデータRAM（２）に順次記憶される。

（ハ）発明が解決しようとする問題点 第６図に示されたDSPシステムをオーディオ分野に使用
した場合、グラフィクイコライザ機能、バス・トレブ
ル、ラウドネス、ローブースト機能、サラウンド効果機
能等のオーディオに必要な機能を実現できるが、オーデ
ィオ信号は左と右の２チャンネルの信号があるため、上
述の機能を実現するための処理を左と右のチャンネルの
信号に各々施さなければならない。また、左と右のチャ
ンネルを独立して特性を変えるためには、各々異なった
定数をデータROMに書き込んでおかなければならない。

従って、CDプレーヤやDATプレーヤでは、信号のサンプ
リング周期が44.1KHzや48KHzのように高い周波数である
ため、上述の機能を実現するための処理をすべてサンプ
リング周期の間に、左と右のチャンネルの各々に実行し
終えなければならない。ゆえに、DSPシステムの処理速
度に応じては、上述の機能のいずれかが実現できなくな
ることもある。即ち、DSPシステムのスループットが悪
くなる欠点があった。

（ニ）問題点を解決するための手段 本発明は、上述した点に鑑みて創作されたものであり、
入力されたデジタルデータ及び演算結果データを複数記
憶する第１のRAMと、デジタルフィルタを実現するため
の複数の定数を記憶する第２のRAMと、前記第１のRAMの
アドレスを指定する第１のデータポインタと、前記第２
のRAMのアドレスを指定する第２のデータポインタと、
前記第１のRAMと第２のRAMから読み出されたデータを乗
算する乗算器と、該乗算器の乗算結果とアキュームレー
タに保持された演算結果とを演算しその演算結果をアキ
ュームレータに保持させる演算回路（ALU）とを少なく
とも有するデジタル処理回路を一対備え、該一対のデジ
タル処理回路を、予めプログラムされた命令を解読して
制御信号を出力する制御回路で同時に制御することによ
り、左と右のチャンネルの信号を各々独立して同時に処
理し、スルーブットを向上したデジタル信号処理装置を
提供するものである。

（ホ）作用 上述の手段によれば、例えば、デジタルフィルタを実現
するプログラムが実行されると、第１のRAMから読み出
されたデータと第２のRAMから読み出された定数とが乗
算器により乗算され、更に、乗算結果とアキュームレー
タに保持されたデータとが加算又は減算処理され、その
処理結果が再びアキュームレータに保持される。この動
作は、一対のデジタル処理回路の各々に於いて、同時に
行われ、その結果、２つの入力データ、即ち、左チャン
ネルと右チャンネルのデータに対して同時に積和演算が
為され、フィルタ動作が行われるのであり、従来に比べ
て２倍のスループットが得られる。また、左と右のチャ
ンネルで異なったフィルタ特性を得る場合にも、各々の
デジタル処理回路の第２のRAMに異なる定数を記憶させ
た後、同一の積和演算を行うことで実現できる。

（ヘ）実施例 第１図は、本発明の実施例を示すブロック図であり、一
対のデジタル処理回路（９）（10）と、該デジタル処理
回路（９）（10）のデータバス（BUS1）（BUS2）（11）
に接続されたデータ入出力回路（12）と、同様にデータ
バス（11）に接続されたインターフェイス回路（13）
と、これらデジタル処理回路（９）（10）、データ入出
力回路（12）、および、インターフェイス回路（13）の
動作を制御する制御回路（14）とから構成されたオーデ
ィオ用のDSPシステムである。

データバス（11）は、各々８ビット×３の24ビット構成
である。データ入出力回路（12）は、入力端子INに外部
から印加された16ビットの左チャンネルと右チャンネル
のサンプリングデータ（例えば、CDプレーヤの場合はサ
ンプリング周波数が44.1KHzのデータ）をシリアルに入
力し、左チャンネルのデータはデータバス（11）のBUS1
に、右チャンネルのデータはデータバス（11）のBUS2に
送出し、更に、データバスBUS1に送出された処理済の左
チャンネルのデータとデータバスBUS2に送出された処理
済の右チャンネルのデータを受け取り、出力端子OUTか
ら交互にシリアル出力するものである。インターフェイ
ス回路（13）は、DSPシステムとマイクロコンピュータ
（不図示）の間のデータ送受を行うものであり、マイク
ロコンピュータから印加されたデジタルフィルタの定数
等をデータバス（11）に各々送出し、また、データバス
（11）に送出されたシステムステイタスデータ等を受け
取りマイクロコンピュータに送出するものである。

データ処理回路（９）は左チャンネルのデータ処理用
で、データ処理回路（10）は右チャンネルのデータ処理
用であり、各々全く同じ構成から成る。即ち、データ処
理回路（９）（10）は、データバス（11）、データRAM
（15）、定数RAM（16）、定数ROM（17）、アドレスポイ
ンタ（18）（19）（20）、乗算器（MUL）（21）、ALU
（22）、アキュームレータ（ACC）（23）、テンポラリ
ーレジスタ（TMP1,TMP2,…）（24）を有している。デー
タRAM（15）は、データ入出力回路（12）から送出され
た処理前のデータ及び演算処理後のデータを記憶する24
ビット×128の容量を持つ第１のRAMであり、データバス
（11）及び乗算器（21）の入力に接続される。定数RAM
（16）は、インターフェイス回路（13）から送出される
デジタルフィルタの係数等の定数を記憶する16ビット×
256の容量を持つ第２のRAMであり、データバス（11）及
び乗算器（21）の他方の入力に接続される。アドレスポ
インタ（18）は、８ビットで構成されデータRAM（15）
のアドレス指定を行うものであり、制御回路（14）から
出力されるマイクロコードINC1及びDEC1で制御され、保
持しているアドレスデータをインクリメント（＋１）及
びデクリメント（−１）する機能を備えると共に、プロ
グラムによって任意の値が設定できるレジスタと、設定
された値とアドレスデータを比較する回路を内蔵し、ア
ドレスデータをインクリメントした結果が設定値を越え
ると「０」になり、デクリメントの結果が「０」未満に
なると設定値になる機能、即ち、「０」と設定値の間を
循環する機能を有している。この循環アドレス指定機能
を使用してデジタルフィルタの積和演算を簡単化してい
る。（詳細は後述する。）また、アドレスポインタ（1
9）は、定数RAM（16）のアドレスを指定する10ビットの
ポインタであり、制御回路（14）から出力されるマイク
ロコードINC2で制御され、アドレスデータをインクリメ
ントする機能と、制御回路（14）から出力されるマイク
ロコードCLEAR2によって「０」にクリアされる機能を有
している。更に、アドレスポインタ（20）は、定数ROM
（17）のアドレスを指定する８ビットのポインタであ
り、制御回路（14）から出力されるマイクロコードDEC3
によってアドレスデータをデクリメントする機能を有し
ている。

乗算器（21）は、24ビット×16ビットの乗算をするもの
であり、Ａ入力は24ビット、Ｂ入力は16ビットで、その
乗算結果は１サイクル後に確定するものである。更に、
乗算器（21）のＡ入力とＢ入力には、入力選択回路MPXA
とMPXBが設けられ、入力選択回路MPXAは、制御回路（1
4）からのマイクロコードＡ−BUSによりデータバス（1
1）を選択し、マイクロコードＡ−DRAMによりデータRAM
（15）を選択してＡ入力に印加し、入力選択回路MPXB
は、マイクロコードＢ−BUSによりデータバス（11）を
選択し、マイクロコードＢ−CRAMにより定数RAM（16）
を選択し、マイクロコードＢ−CROMにより定数ROM（1
7）を選択してＢ入力に印加する。乗算結果は32ビット
で出力される。

ALU（22）は32ビットの演算回路であり、一方に入力さ
れた32ビットの乗算結果と他方に入力された32ビットの
ACC（23）のデータをマイクロコードADDによって加算処
理して、その結果をACC（23）に転送する。ACC（23）の
32ビットのうち、上位24ビットはデータバス（11）と接
続され、下位８ビットは補助バス（25）によってテンポ
ラリーレジスタ（24）の下位８ビットと接続されてい
る。テンポラリーレジスタ（24）は、32ビットのレジス
タTMP1,TMP2…TMP8で構成され、32ビットのデータを最
大８個保持するレジスタであり、各々の上位24ビットは
データバス（11）と接続される。データバス（11）と補
助バス（25）によって、テンポラリーレジスタ（24）と
ACC（23）間で32ビットデータの転送が行われる。

制御回路（14）は、プログラムを記憶するプログラムRO
M（26）と、プログラムROM（26）のアドレスを指定する
プログラムカウンタ（PC）（27）と、読み出された命令
を解読するインストラクションデコーダ（I-DEC）（2
8）とを有する。プログラムROM（26）は、32ビット×51
2の容量を有し、デジタルフィルタを実現するためのプ
ログラム、及び、その他必要なプログラムが格納され
る。インストラクションデコーダ（28）は、命令を解読
してマイクロコードを出力するものであり、アドレスポ
インタ（18）（19）（20）を制御するINC1,INC2,DEC1,C
LEAR2,DEC3や、入力選択回路MPXA,MPXBを制御する。Ａ
−BUS,A−DRAM,B−BUS,B−CRAM,B−CROM、あるいはALU
（22）を制御するADD,THR等を出力する。このマイクロ
コードは、各々データ処理回路（９）（10）の各部の共
通する回路に印加されるため、一つの命令の実行によっ
てデータ処理回路（９）（10）を同時に同一の制御が行
われる。

第１図に示されたDSPシステムに於いて、デジタルフィ
ルタを構成するために必要な命令の例を第２図に示す。
第２図に於いて、MUL命令は乗算命令であり、乗算器（2
1）の入力Ａ及び入力Ｂに入力される対象を選択し、乗
算を行わせるものである。AP命令は、アドレスポインタ
（18）（19）（20）のインクリメント、デクリメントあ
るいはクリアを行うものである。ALU命令はALU（22）の
制御命令であり、ALUADDは、入力された２つのデータを
ALU（22）で加算し、加算結果をACC（23）に保持させ、
ALUTHRは、乗算器（21）からの乗算結果をそのままACC
（23）に保持させる命令である。RAM1D,TMP1D,TMP2Dは
ストア命令であり、データバス（11）のデータをデータ
RAM（15）、テンポラリーレジスタ（24）に記憶させ
る。ACCS,TMP1S,TMP2Sは、転送命令であり、ACC（2
3）、テンポラリーレジスタ（24）のデータをデータバ
ス（11）及び補助バス（25）に送出する命令である。

ところで、オーディオの信号処理に於いて、グラフィッ
クイコライザを実現する場合、 y_i＝x₁Ａ＋x_i-1Ｂ＋x_i-2Ｃ＋y_i-1Ｄ＋y_i-2Ｅ （A,B,C,D,Eは定数） で表わされる積和演算によって実現される帯域デジタル
フィルタを複数段縦続接続することによって得られる。

第３図は、２次の直接型IIRフィルタの帯域デジタルフ
ィルタを２段縦続接続することによって２バンドのグラ
フィックイコライザを実現するものである。第３図に於
いて、（29）Z^-1は単位時間（ここではサンプリング周
期）の遅延素子であり、（30）は定数Ａ〜Ｊの乗算素
子、（31）は加算素子である。x_iはフィルタに入力され
る入力データであり、z_iはフィルタ出力である。オーデ
ィオシステムの場合、係るフィルタ処理は、左チャンネ
ルの信号及び右チャンネルの信号に対して行われなけれ
ばならないが、第１図に示されたDSPシステムでは、第
３図のデジタルフィルタを実現するプログラムの１回の
実行により、デジタル処理回路（９）（10）の両方が同
じ動作をするため、左チャンネルの信号と右チャンネル
の信号に対するフィルタ処理が同時に為される。

そこで、第１図に示されたDSPシステムに於いて、第３
図のデジタルフィルタを実現する動作を第４図及び第５
図を用いて説明する。

第４図は、第３図のデジタルフィルタを実現するプログ
ラムを示す図であり、第５図は、データRAM（15）と定
数RAM（16）に記憶されるデータの割り付け図である。
第４図のプログラムによって、定数の乗算をC,B,A,E,D,
H,G,F,J,Iの順で行うために、定数RAM（16）のアドレス
「０」から「９」までには、同一順序で定数が格納され
る。一方、データRAM（15）にはx_i,y_i,z_iのデータが３
アドレスおきに書き込まれているが、サンプリング周
期、即ち、一つの入力データx_i+1に対するフィルタ処理
期間毎に、１アドレスずらしてx_i+1,y_i+1,z_i+1を書き込
むことにより、遅延素子（29）による遅延データを作成
している。よって、第３図に示されたデジタルフィルタ
の場合には、アドレスポインタ（18）は、「０」〜
「７」の循環アドレス指定、及び、アドレスポインタ
（19）は、「０」〜「９」の循環アドレス指定となるよ
うにプログラムによって設定しておく。

ここで、入力データx_iに対して第４図のプログラムのス
テップ「０」を実行する時点に於いて、データRAM（1
5）の内容が第５図の（イ）の如くであり、アドレスポ
インタ（18）（19）が共にアドレス「０」であるとき、
ステップ「０」が実行されると、乗算器（21）の入力Ａ
及びＢには、データRAM（15）のアドレス「０」に記憶
されているデータx_i-2（２サンプル前の入力データ）と
定数RAM（16）のアドレス「０」に記憶されている係数
Ｃが印加されるが、その乗算結果は、次のステップで確
定し出力される。また、ステップ「０」の最後に、命令
AP1INC,AP2INCにより、アドレスポインタ（18）（19）
が共にインクリメントされ、その内容が「１」となる。

ステップ「１」が実行されると、ステップ「０」と同様
にデータRAM（15）と定数RAM（16）が乗算器（21）の入
力として選択され、各々、アドレス「１」に記憶された
データx_i-1と定数Ｂが乗算器（21）に印加される。ま
た、前回のステップ「０」で乗算された結果は、命令AL
UTHRにより、ALU（22）を素通りしてACC（23）に最初の
乗算結果Ｃ・x_i-2がストアされる。ステップ「１」の最
後に、命令AP1INC,AP2INCにより、アドレスポインタ（1
8）（19）がインクリメントされ、その内容はアドレス
「２」となる。

次に、ステップ「２」が実行されると、命令MULA−BUS,
B−CRAMにより、乗算器（21）の入力Ａにはデータバス
（11）、入力Ｂには定数RAM（16）が選択される。一
方、命令TMP1Sにより、テンポラリーレジスタTMP1の内
容がデータバス（11）に送出され、命令RAM1Dにより、
データバス（11）に送出されたデータが、アドレスポイ
ンタ（18）で指定されるデータRAM（15）のアドレス
「２」にストアされる。このとき、テンポラリーレジス
タTMP1には、サンプリング周期毎にデータ入力回路（1
2）に外部から印加された入力データx_iが予めストアさ
れている。従って、入力データx_iは、乗算器（21）によ
って定数RAM（16）から読み出された定数Ａと乗算され
ると共に、データRAM（15）のアドレス「２」にストア
される。一方、命令ALUADDにより、ACC（23）にストア
されているＣ・x_i-2とステップ「１」の乗算結果Ｂ・x
_i-1の加算が行われ、その結果Ｂ・x_i-1＋Ｃ・x_i-2がACC
（23）にストアされる。ステップ「２」の最後に、アド
レスポインタ（18）（19）がインクリメントされ、その
内容はアドレス「３」となる。

ステップ「３」が実行されると、乗算器（21）の入力Ａ
及びＢには、データRAM（15）と定数RAM（16）のアドレ
ス「３」にストアされているデータy_i-2と定数Ｅが印加
され、命令ALUADDにより、ステップ「２」の乗算結果Ａ
・x_iとACC（23）の内容Ｂ・x_i-1＋Ｃ・x_i-2がALU（22）
に於いて加算され、加算結果Ａ・x_i＋Ｂ・x_i-1＋Ｃ・x
_i-2がACC（23）にストアされる。ステップ「３」の最後
にアドレスポインタ（18）（19）がインクリメントさ
れ、アドレス「４」となる。

ステップ「４」が実行されると、乗算器（21）の入力Ａ
及びＢには、データRAM（15）と定数RAM（16）のアドレ
ス「４」にストアされているデータy_i-1と定数Ｄが印加
され、命令ALUADDにより、ステップ「３」の乗算結果Ｅ
・y_i-2とACC（23）の内容Ａ・x_i＋Ｂ・x_i-1＋Ｃ・x_i-2
がALU（22）に於いて加算され、加算結果Ａ・x_i＋Ｂ・x
_i-1＋Ｃ・x_i-2＋Ｅ・y_i-2がACC（23）にストアされる。
ステップ「４」の最後に、命令AP1DEC,AP2INCにより、
アドレスポインタ（18）はデクリメントされて、アドレ
ス「３」となり、アドレスポインタ（19）はインクリメ
ントされてアドレス「５」となる。

ステップ「５」で実行されると、乗算器（21）の入力Ａ
及びＢには、データRAM（15）のアドレス「３」にスト
アされたデーアy_i-2と定数RAM（16）のアドレス「５」
にストアされた定数Ｈが印加される。即ち、乗算器（2
1）は、このステップ「５」から第３図に示されたデジ
タルフィルタの２段目の乗算を行う。一方、命令ALUADD
により、ステップ「４」の乗算結果Ｄ・y_i-1とACC（2
3）の内容Ａ・x_i＋Ｂ・x_i-1＋Ｃ・x_i-2＋Ｅ・y_i-2がALU
（22）に於いて加算され、加算結果Ａ・x_i＋Ｂ・x_i-1＋
Ｃ・x_i-2＋Ｄ・y_i-1＋Ｅ・y_i-2がACC（23）にストアさ
れる。このときのACC（23）の内容は、１段目のデジタ
ルフィルタの出力y_iとなる。ステップ「５」の最後にア
ドレスポインタ（18）はインクリメントされてアドレス
「４」となり、アドレスポインタ（19）はインクリメン
トされてアドレス「６」となる。

ステップ「６」が実行されると、乗算器（21）の入力Ａ
及びＢには、データRAM（15）のアドレス「４」にスト
アされたデータy_i-1と定数RAM（16）のアドレス「６」
にストアされた定数Ｇが印加される。また、命令ACCSに
より、ACC（23）にストアされたデータy_iがデータバス
（11）に送出され、命令TMP2Dにより、データバス（1
1）に送出されたデータy_iがテンポラリーレジスタTMP2
にストアされる。一方、命令ALUTHRにより、ステップ
「５」の乗算結果Ｈ・y_i-2は、ALU（22）を素通りしてA
CC（23）にストアされる。ステップ「６」の最後にアド
レスポインタ（18）（19）はインクリメントされて、ア
ドレス「５」とアドレス「７」になる。

ステップ「７」が実行されると、命令MULA−BUS,B−CRA
Mにより、乗算器（21）の入力Ａ及びＢには、データバ
ス（11）に送出されたデータと定数RAM（16）のアドレ
ス「７」にストアされた定数Ｆが印加される。また、命
令TMP2S及びRAM1Dにより、テンポラリーレジスタTMP2に
ストアされたデータy_iは、データバス（11）に送出され
て乗算器（21）の入力Ａに印加されると共に、アドレス
ポインタ（18）で指定されたデータRAM（15）のアドレ
ス「５」のストアされる。一方、命令ALUADDによりステ
ップ「６」の乗算結果Ｇ・y_i-1とACC（23）のＨ・y_i-2
がALU（22）に於いて加算され、その結果Ｇ・y_i-1＋Ｈ
・y_i-2がACC（23）にストアされる。ステップ「７」の
最後に、アドレスポインタ（18）（19）はインクリメン
トされてアドレス「６」とアドレス「８」になる。

ステップ「８」が実行されると、乗算器（21）の入力Ａ
及びＢには、データRAM（15）のアドレス「６」にスト
アされたデータz_i-2と定数RAM（16）のアドレス「８」
にストアされた定数Ｊが印加され、一方ALU（22）に於
いてステップ「７」の乗算結果Ｆ・y_iとACC（23）にス
トアされたデータＧ・y_i-1＋Ｈ・y_i-2が加算され、その
結果Ｆ・y_i＋Ｇ・y_i-1＋Ｈ・y_i-2がACC（23）にストア
される。ステップ「８」の最後にアドレスポインタ（1
8）（19）はインクリメントされて、アドレス「７」と
アドレス「９」になる。

ステップ「９」が実行されると、乗算器（21）の入力Ａ
及びＢには、データRAM（15）のアドレス「７」にスト
アされたデータz_i-1と定数RAM（16）のアドレス「９」
にストアされた定数Ｉが印加され、一方ALU（22）に於
いて、ステップ「８」の乗算結果Ｊ・z_i-2とACC（23）
にストアされたデータＦ・y_i＋Ｇ・y_i-1＋Ｈ・y_i-2が加
算され、加算結果Ｆ・y_i＋Ｇ・y_i-1＋Ｈ・y_i-2＋Ｊ・z
_i-2がACC（22）にストアされる。ステップ「９」の最後
にアドレスポインタ（18）（19）がインクリメントされ
ると、アドレスポインタ（18）（19）は共にアドレス
「０」となる。

ステップ「10」が実行されると、乗算は行われず、ステ
ップ「９」の乗算結果Ｉ・z_i-1とACC（23）にストアさ
れたデータＦ・y_i＋Ｇ・y_i-1＋Ｈ・y_i-2＋Ｊ・z_i-2がAL
U（22）に於いて加算され、その加算結果Ｆ・y_i＋Ｇ・y
_i-1＋Ｈ・y_i-2＋Ｉ・z_i-1＋Ｊ・z_i-2がACC（23）にスト
アされる。このときのACC（23）のデータは２段目のデ
ジタルフィルタの出力z_iとなる。

最後にステップ「11」が実行されると、命令ACCSにより
ACC（23）にストアされたデータz_iがデータバス（11）
に送出され、命令RAM1Dにより、データバス（11）に送
出されたデータz_iがアドレスポインタ（18）で指定され
たデータRAM（15）のアドレス「０」にストアされる。
ステップ「11」の最後に、アドレスポインタ（18）がイ
ンクリメントされてアドレス「１」となる。従って、次
にステップ「０」から再びプログラムを実行する際に
は、アドレスポインタ（18）でアドレスされるデータRA
M（15）は、アドレス「１」からアクセスされることに
なり、前回のスタートアドレスより１アドレス先にずれ
る。

以上のステップ「０」〜「11」のプログラムを実行する
ことにより、入力データx_iに対するフィルタ処理が行わ
れ、データRAM（15）の内容が第５図（ロ）の如く変化
し、フィルタ出力z_iが得られる。また、次のサンプリン
グデータx_i+1のフィルタ処理に対して、スタートアドレ
スを１アドレス先に進めることにより、データx_i+1に対
する遅延データが得られる。従って、ステップ「０」〜
「11」のプログラムをサンプリングデータに対して繰り
返えし実行することにより、第５図（ハ）（ニ）の如く
データRAM（15）が変化し、フィルタ出力z_i+1,z_i+2……
が得られる。また、上述の動作は、デジタル処理回路
（９）（10）に於いて、同時に行われるため左チャンネ
ルと右チャンネルのフィルタ出力データが同時に得られ
る。更に、第４図のプログラムを実行する前に、デジタ
ル処理回路（９）と（10）の定数RAM（16）に記憶され
る定数を予め変えておくことにより、左チャンネルと右
チャンネルのフィルタ特性、即ち、グラフィックイコラ
イザのレベルを左右独立とすることができる。この場
合、定数RAM（16）への定数書き込みは、インターフェ
イス回路（13）にマイクロコンピュータから印加される
定数を定数RAM（16）へ転送することにより行われる。

（ト）発明の効果 上述の如く本発明によれば、デジタルフィルタを実現す
るプログラムを実行することにより、同時に１組のデジ
タル処理回路が動作し、１組のデジタルフィルタが実現
できるため、左チャンネルと右チャンネルのオーディオ
信号のデジタル信号処理が、従来のプログラム長の約半
分で行え、サンプリング周期中に実現できる機能が増す
利点を有する。従って、スループットが向上した使用し
易いDSP装置が得られるものである。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図に示されたブロック図でデジタルフィルタを実現す
るために必要な命令を示す図、第３図は２段接続された
２次の直接型IIRデジタルフィルタを示す図、第４図
は、第３図のデジタルフィルタを第１図の実施例で実現
するためのプログラムを示す図、第５図はデータRAM及
び定数RAMのアドレス割付図、第６図は従来例を示すブ
ロック図である。 （９）（10）…デジタル処理回路、（12）…データ入出
力回路、（13）…インターフェイス回路、（14）…制御
回路、（11）…データバス、（15）…データRAM、（1
6）…定数RAM、（17）…定数ROM、（18）（19）（20）
…アドレスポインタ、（21）…乗算器、（22）…ALU、
（23）…アキュームレータ（ACC）、（24）…テンポラ
リーレジスタ、（25）…補助バス、（26）…プログラム
ROM、（27）…プログラムカウンタ、（28）…インスト
ラクションデコーダ、（29）…遅延素子、（30）…乗算
素子、（31）…加算素子。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１０Ｋ 15/12 Ｈ０３Ｈ 17/02 Ｋ 8842−5Ｊ Ｈ０４Ｓ 1/00 Ｋ (72)発明者 川口 正樹 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内 (56)参考文献 特開 昭62−284510（ＪＰ，Ａ) 特開 昭63−113756（ＪＰ，Ａ) 特開 昭63−266576（ＪＰ，Ａ) 特開 昭60−5339（ＪＰ，Ａ) 特開 昭63−292716（ＪＰ，Ａ) 特開 昭63−221708（ＪＰ，Ａ) 特開 昭63−264000（ＪＰ，Ａ) 特開 昭63−264799（ＪＰ，Ａ) 特開 昭63−254513（ＪＰ，Ａ) 特開 平２−236693（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】左右２チャンネルを有するステレオ方式の
   オーディオ信号に対応する入力デジタルデータ及び演算
   結果データを複数記憶する第１のRAMと、デジタルフィ
   ルタを実現するための複数の定数を記憶する第２のRAM
   と、前記第１のRAMのアドレスを指定する第１のデータ
   ポインタと、前記第２のRAMのアドレスを指定する第２
   のデータポインタと、前記第１のRAMと前記第２のRAMと
   から読み出されたデータを乗算する乗算器（MUL）と、
   該乗算器の乗算結果とアキュムレータに保持された演算
   結果とを演算しその演算結果を前記アキュムレータに保
   持させる演算回路（ALU）とを少なくとも有するデジタ
   ル信号処理回路を、前記オーディオ信号の左チャンネル
   及び右チャンネルに各々対応して一対設けると共に、前
   記一対のデジタル信号処理回路及びマイクロコンピュー
   タの間のインターフェイスを行うものであって、該マイ
   クロコンピュータから前記一対のデジタル信号処理回路
   内の前記一対の第２のRAMへ、前記オーディオ信号の左
   チャンネル及び右チャンネルの特性に各々対応する複数
   の定数を送出するインターフェイス回路を設け、前記一
   対のデジタル信号処理回路を、予めプログラムされたプ
   ログラムメモリからの１つの命令を解読して制御信号を
   出力する制御回路で同時に制御すると共に、前記一対の
   デジタル信号処理回路にて、前記オーディオ信号の左チ
   ャンネル及び右チャンネルの特性に応じた異なる信号処
   理を同時に実行できることを特徴とするデジタル信号処
   理装置。