JPH0748633B2 - オ−デイオ用振幅及び群遅延の調整装置 - Google Patents
オ−デイオ用振幅及び群遅延の調整装置Info
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- JPH0748633B2 JPH0748633B2 JP62056327A JP5632787A JPH0748633B2 JP H0748633 B2 JPH0748633 B2 JP H0748633B2 JP 62056327 A JP62056327 A JP 62056327A JP 5632787 A JP5632787 A JP 5632787A JP H0748633 B2 JPH0748633 B2 JP H0748633B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はオーディオ用振幅及び群遅延の調整装置、例え
ばPCMオーディオ信号等のオーディオ信号について、各
周波数帯域別の振幅と群遅延量とを可変して取出すこと
ができるようにした振幅及び群遅延の調整装置に関す
る。
ばPCMオーディオ信号等のオーディオ信号について、各
周波数帯域別の振幅と群遅延量とを可変して取出すこと
ができるようにした振幅及び群遅延の調整装置に関す
る。
（従来の技術） 受聴者の両耳に与えられる音のレベル差と時間差（位相
差）などが、立体再生音場内における受聴者の左右の方
向感と音像の定位とに大きく関係していることは良く知
られており、従来から電気音響変換器を用いて形成させ
る立体再生音場において受聴者が感じる立体感や音像の
定位感を変化させるのに、電気音響変換器に供給するオ
ーディオ信号の振幅や位相を変化させるようにすること
が行われて来ているが、従来、最も一般的に使用されて
いた抵抗、コンデンサ、コイル等の回路素子の組合わせ
によって構成された移相器によりアナログ信号形態のオ
ーディオ信号の位相を細かに変化させるようにする場合
には、高価で複雑な構成の移相器の使用が必要とされる
ので、そのような手段は民生用の機器に採用することは
困難である。
差）などが、立体再生音場内における受聴者の左右の方
向感と音像の定位とに大きく関係していることは良く知
られており、従来から電気音響変換器を用いて形成させ
る立体再生音場において受聴者が感じる立体感や音像の
定位感を変化させるのに、電気音響変換器に供給するオ
ーディオ信号の振幅や位相を変化させるようにすること
が行われて来ているが、従来、最も一般的に使用されて
いた抵抗、コンデンサ、コイル等の回路素子の組合わせ
によって構成された移相器によりアナログ信号形態のオ
ーディオ信号の位相を細かに変化させるようにする場合
には、高価で複雑な構成の移相器の使用が必要とされる
ので、そのような手段は民生用の機器に採用することは
困難である。
（発明が解決しようとする問題点） 前記の問題点を解決する一手段としては、例えば、振幅
・位相制御を行うことのできるデジタル・フィルタを用
いることが考えられるが、振幅・位相制御を行うことの
できるデジタル・フィルタとして従来知られているも
の、例えば、特開昭59−112715号公報で開示されたよう
な構成形態のものは、振幅と位相とを独立に可変制御す
るために、実数部と虚数部とについて別々に演算して得
たフィルタ係数を用いてFIRデジタル・フィルタ演算を
行って所望の特性のFIRデジタル・フィルタが構成され
ていて、構成に際してヒルベルト変換器等が必要とされ
るので、構成が複雑となるのみならず、実時間演算が困
難であるというような多くの問題点があった。
・位相制御を行うことのできるデジタル・フィルタを用
いることが考えられるが、振幅・位相制御を行うことの
できるデジタル・フィルタとして従来知られているも
の、例えば、特開昭59−112715号公報で開示されたよう
な構成形態のものは、振幅と位相とを独立に可変制御す
るために、実数部と虚数部とについて別々に演算して得
たフィルタ係数を用いてFIRデジタル・フィルタ演算を
行って所望の特性のFIRデジタル・フィルタが構成され
ていて、構成に際してヒルベルト変換器等が必要とされ
るので、構成が複雑となるのみならず、実時間演算が困
難であるというような多くの問題点があった。
（問題点を解決するための手段） 本発明は所望の周波数特性と所望の群遅延特性とを指定
する特性入力部と、前記した特性入力部で指定された周
波数特性情報に応じたFIRデジタル・フィルタ演算と、
前記した特性入力部で指定された群遅延情報に応じた全
域通過型IIRデジタル・フィルタ演算とを行うデジタル
・フィルタ演算手段と、前記した特性入力部で指定され
た周波数特性情報と群遅延情報とに応じて、それぞれ独
立にフィルタ係数を与えて、前記したFIRデジタル・フ
ィルタと、複数帯域に分割された全帯域における各分割
された通過過域における群遅延量が等しく制御されて全
帯域での群遅延量を一定にした前記した全域通過型IIR
デジタル・フィルタとを縦続的に操作する制御手段とを
備えてなるオーディオ用振幅及び群遅延の調整装置を提
供するものである。
する特性入力部と、前記した特性入力部で指定された周
波数特性情報に応じたFIRデジタル・フィルタ演算と、
前記した特性入力部で指定された群遅延情報に応じた全
域通過型IIRデジタル・フィルタ演算とを行うデジタル
・フィルタ演算手段と、前記した特性入力部で指定され
た周波数特性情報と群遅延情報とに応じて、それぞれ独
立にフィルタ係数を与えて、前記したFIRデジタル・フ
ィルタと、複数帯域に分割された全帯域における各分割
された通過過域における群遅延量が等しく制御されて全
帯域での群遅延量を一定にした前記した全域通過型IIR
デジタル・フィルタとを縦続的に操作する制御手段とを
備えてなるオーディオ用振幅及び群遅延の調整装置を提
供するものである。
（実施例） 以下、添付図面を参照して本発明のオーディオ用振幅及
び群遅延の調整装置の具体的な内容を詳細に説明する。
第１図は本発明のオーディオ用振幅及び群遅延の調整装
置の一実施例のブロック図、第２図は振幅と群遅延量と
が調整されるべき複数の周波数帯域における個々の周波
数帯域毎の振幅と群遅延量の調整を行う複数の特性可変
用選択スイッチが設けられている特性入力部CIDと、振
幅の調整状態及び群遅延量の状態が複数の周波数帯域に
おける個々の周波数帯域毎に表示されるようになされて
いる表示部DPAとの正面図、第３図はデジタル・シグナ
ル・プロセッサDSPの一例構成を示すブロック図、第４
図及び第12図はDSPの動作によって得られるべきフィル
タの構成を示すブロック図、第５図は本発明のオーディ
オ用振幅及び群遅延の調整装置の動作を説明するために
用いるタイミングチャート、第６図は中央演算処理装置
（CPU）の動作説明用のフローチャート、第７図は全域
通過型IIRデジタルフィルタの特性を説明するための
図、第８図は全域通過型IIRデジタルフィルタの極と零
（ミラー）とを説明するためのＺ平面図、第９図は係数
設定部と係数メモリにおけるメモリマップの一例図、第
10図はマルチプレクサと送信部との具体的構成を示すブ
ロック図である。
び群遅延の調整装置の具体的な内容を詳細に説明する。
第１図は本発明のオーディオ用振幅及び群遅延の調整装
置の一実施例のブロック図、第２図は振幅と群遅延量と
が調整されるべき複数の周波数帯域における個々の周波
数帯域毎の振幅と群遅延量の調整を行う複数の特性可変
用選択スイッチが設けられている特性入力部CIDと、振
幅の調整状態及び群遅延量の状態が複数の周波数帯域に
おける個々の周波数帯域毎に表示されるようになされて
いる表示部DPAとの正面図、第３図はデジタル・シグナ
ル・プロセッサDSPの一例構成を示すブロック図、第４
図及び第12図はDSPの動作によって得られるべきフィル
タの構成を示すブロック図、第５図は本発明のオーディ
オ用振幅及び群遅延の調整装置の動作を説明するために
用いるタイミングチャート、第６図は中央演算処理装置
（CPU）の動作説明用のフローチャート、第７図は全域
通過型IIRデジタルフィルタの特性を説明するための
図、第８図は全域通過型IIRデジタルフィルタの極と零
（ミラー）とを説明するためのＺ平面図、第９図は係数
設定部と係数メモリにおけるメモリマップの一例図、第
10図はマルチプレクサと送信部との具体的構成を示すブ
ロック図である。
本発明のオーディオ用振幅及び群遅延の調整装置の一実
施例のブロック図を示している第１図において、１はデ
ジタル信号の入力端子であり、この入力端子１にはオー
ディオ用振幅及び群遅延の調整装置において所定の大き
さの振幅変化と所定量の群遅延が与えられるべき所定の
フォーマットのデジタル信号となされたオーディオ信号
（以下、単にデジタル信号と記載する）が供給される。
施例のブロック図を示している第１図において、１はデ
ジタル信号の入力端子であり、この入力端子１にはオー
ディオ用振幅及び群遅延の調整装置において所定の大き
さの振幅変化と所定量の群遅延が与えられるべき所定の
フォーマットのデジタル信号となされたオーディオ信号
（以下、単にデジタル信号と記載する）が供給される。
前記した入力端子１に供給されたデジタル信号は受信部
RDで復調される。PLLはフェーズ・ロックド・ループで
あり、このフェーズ・ロックド・ループPLLは受信部RD
で復調して得たデジタル・データ中のクロックと、受信
部RD中で発生されたクロックとの位相を同期させるため
に用いられる。なお、装置の構成に応じて、入力信号が
シリアル信号となされたり、あるいはパラレル信号とな
されたりされるものであるということはいうまでもな
い。
RDで復調される。PLLはフェーズ・ロックド・ループで
あり、このフェーズ・ロックド・ループPLLは受信部RD
で復調して得たデジタル・データ中のクロックと、受信
部RD中で発生されたクロックとの位相を同期させるため
に用いられる。なお、装置の構成に応じて、入力信号が
シリアル信号となされたり、あるいはパラレル信号とな
されたりされるものであるということはいうまでもな
い。
前記の受信部RDで復調された信号、例えばNRZ信号は、
デジタル・シグナル・プロセッサDSP1,DSPr1に供給さ
れる。前記したデジタル・シグナル・プロセッサDSP
1,DSPr1、及び後述されているデジタル・シグナル・プ
ロセッサDSPl2,DSPr2としては、例えば第３図に示され
ているような構成態様のものを使用することができる。
デジタル・シグナル・プロセッサDSP1,DSPr1に供給さ
れる。前記したデジタル・シグナル・プロセッサDSP
1,DSPr1、及び後述されているデジタル・シグナル・プ
ロセッサDSPl2,DSPr2としては、例えば第３図に示され
ているような構成態様のものを使用することができる。
なお、第１図中に示されているデジタル・シグナル・プ
ロセッサDSP1,DSPl2,DSPr1,DSPr2と、第３図に具体的
に示されているデジタル・シグナル・プロセッサ（DSP
l,DSPr）とは、両者の対応関係が明らかとなるように、
両者における対応する入出力端子について、同一の符号
ａ〜ｈを付してある。
ロセッサDSP1,DSPl2,DSPr1,DSPr2と、第３図に具体的
に示されているデジタル・シグナル・プロセッサ（DSP
l,DSPr）とは、両者の対応関係が明らかとなるように、
両者における対応する入出力端子について、同一の符号
ａ〜ｈを付してある。
前記したデジタル・シグナル・プロセッサDSP１は、
ステレオ信号における左チャンネル信号に対して特性入
力部CIDに設定された周波数特性を実現すべくFIRデジタ
ル・フィルタ演算を行ってFIRデジタル・フィルタとし
て機能するような動作を行い、またデジタル・シグナル
・プロセッサDSPr1は、ステレオ信号における右チャン
ネル信号に対して特性入力部CIDに設定された周波数特
性を実現すべくFIRデジタル・フィルタ演算を行ってFIR
デジタル・フィルタとして機能するように動作するもの
であり、他方、デジタル・シグナル・プロセッサDSPl2
は、ステレオ信号における左チャンネル信号に対して特
性入力部CIDに設定された群遅延特性を実現すべく、複
数帯域に分割された全帯域における各分割された通過過
域における群遅延量が等しく制御されて全帯域での群遅
延量が一定な状態の全域通過型IIRデジタル・フィルタ
演算を行って全域通過型IIRデジタル・フィルタとして
機能するような動作を行い、また、デジタル・シグナル
・プロセッサDSPr2は、ステレオ信号における右チャン
ネル信号に対して特性入力部CIDに設定された群遅延特
性を実現すべく全域通過型IIRデジタル・フィルタ演算
を行って全域通過型IIRデジタル・フィルタとして機能
するように動作するものであるが、前記した各デジタル
・シグナル・プロセッサDSP1,DSPl2,DSPr1,DSPr2等は
同じ構成で、かつ、動作態様も同じものが使用されるか
ら、以下の説明において前記した各デジタル・シグナル
・プロセッサDSP1.DSPl2,DSPr1,DSPr2等に共通な事項
について記述される場合に、それぞれのものの区別をし
ないでデジタル・シグナル・プロセッサDSPのように添
字の1,l2,r1,r2を省いた状態で説明が行われている。
ステレオ信号における左チャンネル信号に対して特性入
力部CIDに設定された周波数特性を実現すべくFIRデジタ
ル・フィルタ演算を行ってFIRデジタル・フィルタとし
て機能するような動作を行い、またデジタル・シグナル
・プロセッサDSPr1は、ステレオ信号における右チャン
ネル信号に対して特性入力部CIDに設定された周波数特
性を実現すべくFIRデジタル・フィルタ演算を行ってFIR
デジタル・フィルタとして機能するように動作するもの
であり、他方、デジタル・シグナル・プロセッサDSPl2
は、ステレオ信号における左チャンネル信号に対して特
性入力部CIDに設定された群遅延特性を実現すべく、複
数帯域に分割された全帯域における各分割された通過過
域における群遅延量が等しく制御されて全帯域での群遅
延量が一定な状態の全域通過型IIRデジタル・フィルタ
演算を行って全域通過型IIRデジタル・フィルタとして
機能するような動作を行い、また、デジタル・シグナル
・プロセッサDSPr2は、ステレオ信号における右チャン
ネル信号に対して特性入力部CIDに設定された群遅延特
性を実現すべく全域通過型IIRデジタル・フィルタ演算
を行って全域通過型IIRデジタル・フィルタとして機能
するように動作するものであるが、前記した各デジタル
・シグナル・プロセッサDSP1,DSPl2,DSPr1,DSPr2等は
同じ構成で、かつ、動作態様も同じものが使用されるか
ら、以下の説明において前記した各デジタル・シグナル
・プロセッサDSP1.DSPl2,DSPr1,DSPr2等に共通な事項
について記述される場合に、それぞれのものの区別をし
ないでデジタル・シグナル・プロセッサDSPのように添
字の1,l2,r1,r2を省いた状態で説明が行われている。
所望の周波数特性及び群遅延特性を指定するため特性入
力部CIDには、第２図の（ａ）に示されているように複
数の周波数帯域における個々の周波数帯域毎の振幅と群
遅延量の調整とを行う複数の特性可変用選択スイッチS1
〜S4と、振幅・遅延切換スイッチS5〜S8とが設けられて
いる。
力部CIDには、第２図の（ａ）に示されているように複
数の周波数帯域における個々の周波数帯域毎の振幅と群
遅延量の調整とを行う複数の特性可変用選択スイッチS1
〜S4と、振幅・遅延切換スイッチS5〜S8とが設けられて
いる。
また、第２図の（ｂ）に示されている表示部DPAには例
えば図中に示されているように、複数の周波数帯域毎に
それぞれ複数個の表示素子（例えば、発光ダイオード）
が配列されていて、前記した特性入力部CIDで設定され
た各周波数帯域毎の振幅と群遅延量とが前記した表示素
子の動作状態の如何（例えば発光ダイオードの点滅状
態）によって容易に知ることができるようにされてい
る。
えば図中に示されているように、複数の周波数帯域毎に
それぞれ複数個の表示素子（例えば、発光ダイオード）
が配列されていて、前記した特性入力部CIDで設定され
た各周波数帯域毎の振幅と群遅延量とが前記した表示素
子の動作状態の如何（例えば発光ダイオードの点滅状
態）によって容易に知ることができるようにされてい
る。
第２図の（ｂ）においてf1,f2…fnは複数に分割された
各異なる周波数帯域における中心周波数値を示したもの
であり、また、前記した各帯域の中心周波数値f1,f2…f
nの上方に縦方向に並べて図示している丸印が表示素子
である。そして、第２図の（ｂ）中では表示素子が発光
ダイオードであったとした場合に、黒丸印で示されてい
るものが発光状態、白丸印で示されているものが消灯状
態をそれぞれ現わすというような表示の態様で図示して
いるが、表示部DPAでは第２図の（ｂ）に例示したよう
に前記した特性入力部CIDに設定された各周波数帯域毎
の振幅と群遅延量との表示を行うことができる。
各異なる周波数帯域における中心周波数値を示したもの
であり、また、前記した各帯域の中心周波数値f1,f2…f
nの上方に縦方向に並べて図示している丸印が表示素子
である。そして、第２図の（ｂ）中では表示素子が発光
ダイオードであったとした場合に、黒丸印で示されてい
るものが発光状態、白丸印で示されているものが消灯状
態をそれぞれ現わすというような表示の態様で図示して
いるが、表示部DPAでは第２図の（ｂ）に例示したよう
に前記した特性入力部CIDに設定された各周波数帯域毎
の振幅と群遅延量との表示を行うことができる。
中央演算処理装置CPUはリードオンリーメモリROMとラン
ダムアクセスメモリRAMとを備えており、前記した特性
入力部CIDに設定された各周波数帯域毎の振幅を群遅延
量とに対応する群遅延量が、オーディオ用振幅及び群遅
延の調整装置に供給された入力デジタル信号に生じさせ
るように、前記したデジタル・シグナル・プロセッサDS
Pにおける所定のデジタル・フィルタ演算が行われるよ
うに制御したり、表示部DPAに所定の表示がなされるよ
うにしたり、その他、オーディオ用振幅及び群遅延の調
整装置の各部の動作の制御を行う。
ダムアクセスメモリRAMとを備えており、前記した特性
入力部CIDに設定された各周波数帯域毎の振幅を群遅延
量とに対応する群遅延量が、オーディオ用振幅及び群遅
延の調整装置に供給された入力デジタル信号に生じさせ
るように、前記したデジタル・シグナル・プロセッサDS
Pにおける所定のデジタル・フィルタ演算が行われるよ
うに制御したり、表示部DPAに所定の表示がなされるよ
うにしたり、その他、オーディオ用振幅及び群遅延の調
整装置の各部の動作の制御を行う。
また、第１図においてSTDはシリアルコードの転送部、S
CGはクロック信号の発生回路、MPXはマルチプレクサ、T
Dは送信部、２は出力端子である。
CGはクロック信号の発生回路、MPXはマルチプレクサ、T
Dは送信部、２は出力端子である。
デジタル・シグナル・プロセッサDSPの具体的な構成例
を示している第３図において、SDIはシリアル・データ
の入力回路、IBは入力バッファ、NC−RAMは係数RAM、TB
は転送バッファ、PCDはパラメータ制御部、Ｐ−RAMはプ
ログラムRAM、SDOはシリアルデータの出力回路、SCIは
シリアルコード・インターフェース、Ｄ−RAMはデータR
AMである。
を示している第３図において、SDIはシリアル・データ
の入力回路、IBは入力バッファ、NC−RAMは係数RAM、TB
は転送バッファ、PCDはパラメータ制御部、Ｐ−RAMはプ
ログラムRAM、SDOはシリアルデータの出力回路、SCIは
シリアルコード・インターフェース、Ｄ−RAMはデータR
AMである。
また、FN−ROMは定数のメモリ用ROM、MULは乗算器、ACC
はアキュムレータ、REGはシフト付レジスタ、OBは出力
バッファである。
はアキュムレータ、REGはシフト付レジスタ、OBは出力
バッファである。
前記した第３図示のデジタル・シグナル・プロセッサDS
Pにおける定数のメモリ用ROM（FN−ROM）と乗算器MUL
と、アキュムレータACCと、シフタ付レジスタREG、及び
出力バッファOBなどからなる構成部分は、良く知られた
回路構成であるとともに、本発明の説明には直接に関係
しないから、それの詳細な説明は省略する。
Pにおける定数のメモリ用ROM（FN−ROM）と乗算器MUL
と、アキュムレータACCと、シフタ付レジスタREG、及び
出力バッファOBなどからなる構成部分は、良く知られた
回路構成であるとともに、本発明の説明には直接に関係
しないから、それの詳細な説明は省略する。
前記したプログラムRAM（Ｐ−RAM）は、デジタル・シグ
ナル・プロセッサDSPが実行すべきプログラムを予め記
憶していて、乗算係数a10〜bn2等のデータを記憶するこ
とにより係数メモリとして機能する係数RAM（NC−RAM）
から、これらのデータの乗算器MULに供給する。
ナル・プロセッサDSPが実行すべきプログラムを予め記
憶していて、乗算係数a10〜bn2等のデータを記憶するこ
とにより係数メモリとして機能する係数RAM（NC−RAM）
から、これらのデータの乗算器MULに供給する。
シリアルコード・インターフェースSCIはシリアルコー
ド入力端子ｃおよびシリアルコード出力端子ｄを備えて
おり、シリアルコードタイミング入力端子ｅから供給さ
れるクロック信号及び同期信号（LRCK,LRCKバー）によ
ってシリアルコード入力端子ｃからデータ（SD,SD′）
を入力したリシリアルコード出力端子ｄからデータ（S
D,SD′）を出力したりする。
ド入力端子ｃおよびシリアルコード出力端子ｄを備えて
おり、シリアルコードタイミング入力端子ｅから供給さ
れるクロック信号及び同期信号（LRCK,LRCKバー）によ
ってシリアルコード入力端子ｃからデータ（SD,SD′）
を入力したリシリアルコード出力端子ｄからデータ（S
D,SD′）を出力したりする。
前記したパラメータ制御部PCDは、シリアルコード・イ
ンターフェースSCIからのデータをプログラムRAM（Ｐ−
RAM）および転送バッファTBに識別して送るとともに、
転送バッファTBから転送タイミングと転送数とを指定す
る制御信号Ts,Twを出力する。ｇはパラメータ制御部PCD
のトリガ入力端子である。
ンターフェースSCIからのデータをプログラムRAM（Ｐ−
RAM）および転送バッファTBに識別して送るとともに、
転送バッファTBから転送タイミングと転送数とを指定す
る制御信号Ts,Twを出力する。ｇはパラメータ制御部PCD
のトリガ入力端子である。
前記のパラメータ制御部PCDは前記したトリガ入力端子
ｇに対して外部からトリガ（同期信号）入力が供給され
たときに、そのトリガ入力によって転送タイミングが決
定された制御信号Tsを発生することができるような構成
になされているが、パラメータ制御部PCDは前記した端
子ｇに対して外部からトリガ入力が供給されなくても、
データ（SD,SD′）によってもトリガされうるような機
能を備えている。
ｇに対して外部からトリガ（同期信号）入力が供給され
たときに、そのトリガ入力によって転送タイミングが決
定された制御信号Tsを発生することができるような構成
になされているが、パラメータ制御部PCDは前記した端
子ｇに対して外部からトリガ入力が供給されなくても、
データ（SD,SD′）によってもトリガされうるような機
能を備えている。
そして、第１図に示されているオーディオ用振幅及び群
遅延の調整装置中で使用されている２つのデジタル・シ
グナル・プロセッサDSPl,DSPrは、それのパラメータ制
御部PCDがデータ（SD,SD′）によってトリガされて動作
するようにされているので、前記した端子ｇは使用され
ていない。
遅延の調整装置中で使用されている２つのデジタル・シ
グナル・プロセッサDSPl,DSPrは、それのパラメータ制
御部PCDがデータ（SD,SD′）によってトリガされて動作
するようにされているので、前記した端子ｇは使用され
ていない。
シリアル・データの入力回路SDIはシリアルデータ入力
端子ａからのオーディオ入力データを直並列変換して、
入力バッファIBを介してデータRAM（Ｄ−RAM）に供給す
る。図中のｆはシリアルデータ入力およびシリアルデー
タ出力のタイミングをきめるために、シリアル・データ
の入力回路SDIとシリアル・データの出力回路SDOとに供
給するデータクロック信号BCLKとチャンネル識別信号LR
CKとの入力端子である。
端子ａからのオーディオ入力データを直並列変換して、
入力バッファIBを介してデータRAM（Ｄ−RAM）に供給す
る。図中のｆはシリアルデータ入力およびシリアルデー
タ出力のタイミングをきめるために、シリアル・データ
の入力回路SDIとシリアル・データの出力回路SDOとに供
給するデータクロック信号BCLKとチャンネル識別信号LR
CKとの入力端子である。
第４図は第１図に示されている本発明のオーディオ用振
幅及び群遅延の調整装置におけるデジタル・シグナル・
プロセッサDSPl2の演算動作とデジタル・シグナル・プ
ロセッサDSPr2の演算動作とにより、それぞれ得ようと
しているフィルタ特性が得られるようなIIRデジタル・
フィルタを具体的な回路構成の形で表わした図であり、
また、第12図は第１図に示されている本発明のオーディ
オ用振幅及び群遅延の調整装置におけるデジタル・シグ
ナル・プロセッサDSP１の演算動作とデジタル・シグ
ナル・プロセッサDSPr1の演算動作とにより、それぞれ
得ようとしているフィルタ特性が得られるようなFIRデ
ジタル・フィルタを具体的な回路構成の形で表わした図
であって、前記した第４図及び第12図において３は入力
端子、４は単位遅延演算子、５は乗算回路、６は加算回
路、７は出力端子である。
幅及び群遅延の調整装置におけるデジタル・シグナル・
プロセッサDSPl2の演算動作とデジタル・シグナル・プ
ロセッサDSPr2の演算動作とにより、それぞれ得ようと
しているフィルタ特性が得られるようなIIRデジタル・
フィルタを具体的な回路構成の形で表わした図であり、
また、第12図は第１図に示されている本発明のオーディ
オ用振幅及び群遅延の調整装置におけるデジタル・シグ
ナル・プロセッサDSP１の演算動作とデジタル・シグ
ナル・プロセッサDSPr1の演算動作とにより、それぞれ
得ようとしているフィルタ特性が得られるようなFIRデ
ジタル・フィルタを具体的な回路構成の形で表わした図
であって、前記した第４図及び第12図において３は入力
端子、４は単位遅延演算子、５は乗算回路、６は加算回
路、７は出力端子である。
前記した第４図に示されているフィルタは同一構成のｎ
個のバイクワッドフィルタ部FLT1〜FLTnをｎ段縦続接続
した全域通過型IIRフィルタ構成になっている。
個のバイクワッドフィルタ部FLT1〜FLTnをｎ段縦続接続
した全域通過型IIRフィルタ構成になっている。
ところで、第４図に示されるような全域通過型IIRデジ
タル・フィルタの伝達関数HA（Ｚ）は良く知られている
ように次式によって表わされる。
タル・フィルタの伝達関数HA（Ｚ）は良く知られている
ように次式によって表わされる。
そして、全域通過型IIRデジタル・フィルタの場合に
は、デジタル・フィルタの係数の内の係数ai2を１とす
ることができ、また、全域通過型IIRデジタル・フィル
タでは、第８図中に示されているようにＺ平面図上のP
1,P、2,P3…Pn−1,Pnの各極が零（ミラー）とそれぞれ
重なっているとともに、第７図の（ｂ）に示されている
ように位相特性θ（ω）が周波数（規格化周波数ω）に
対して各バイクワッドフィルタ部（単位フィルタ）で単
調減少することが知られており、また、前記した群遅延
特性τｇ（ω）はτｇ（ω）＝−ｄθ（ω）/dωとして
定義されるので、第７図の（ａ）においてGd1,Gd2…Gdn
で示される群遅延特性が各バイクワッドフィルタ部FLT1
〜FLTnについて得られる。
は、デジタル・フィルタの係数の内の係数ai2を１とす
ることができ、また、全域通過型IIRデジタル・フィル
タでは、第８図中に示されているようにＺ平面図上のP
1,P、2,P3…Pn−1,Pnの各極が零（ミラー）とそれぞれ
重なっているとともに、第７図の（ｂ）に示されている
ように位相特性θ（ω）が周波数（規格化周波数ω）に
対して各バイクワッドフィルタ部（単位フィルタ）で単
調減少することが知られており、また、前記した群遅延
特性τｇ（ω）はτｇ（ω）＝−ｄθ（ω）/dωとして
定義されるので、第７図の（ａ）においてGd1,Gd2…Gdn
で示される群遅延特性が各バイクワッドフィルタ部FLT1
〜FLTnについて得られる。
すなわち、バイクワッドフィルタ部FLT1の極P1の角周波
数θp1は、それを第７図の（ａ）に示されている群遅延
特性の第１の帯域周波数の中心周波数f1に対応させるこ
とができ、同様に各バイクワッドフィルタ部FLT2〜FLTn
のそれぞれの極P2〜Pnの角周波数θp2〜θpnを第２〜第
ｎの帯域周波数の中心周波数f2〜fnに対応させることが
できる。
数θp1は、それを第７図の（ａ）に示されている群遅延
特性の第１の帯域周波数の中心周波数f1に対応させるこ
とができ、同様に各バイクワッドフィルタ部FLT2〜FLTn
のそれぞれの極P2〜Pnの角周波数θp2〜θpnを第２〜第
ｎの帯域周波数の中心周波数f2〜fnに対応させることが
できる。
今、複数の周波数帯域における中心角周波数θp1,θp2
…θpnを、互に隣接する角周波数の差が等しくなるよう
に、すなわち、次の（１）式 θp2−θp1＝θp3−θp2＝θp4−θp3＝… …＝θpn−θｐ（ｎ−１） …（１） を満足するように選定し、かつ、それぞれの極P1,P2…
…Pnと中心とを結ぶ距離r1,r2…rnを次の（２）式 r1＝r2＝r3＝……＝rn …（２） で示されるようにすべて等しくして、各極P1,P2……Pn
が同心円上に配置された状態にさせながら、複数の全域
通過型IIRデジタル・フィルタの群遅延量がすべて同一
になるように、複数の全域通過型IIRデジタル・フィル
タにおけるデジタル・フィルタ係数を設定すると、群遅
延量τｇは第７図中のτgtのように一定の状態になり、
Ｎ個の全域通過型IIRデジタル・フィルタの総合の群遅
延特性は略々平坦な状態となされて全周波数帯域につい
て凹凸のない状態の群遅延特性が得られるのである。
…θpnを、互に隣接する角周波数の差が等しくなるよう
に、すなわち、次の（１）式 θp2−θp1＝θp3−θp2＝θp4−θp3＝… …＝θpn−θｐ（ｎ−１） …（１） を満足するように選定し、かつ、それぞれの極P1,P2…
…Pnと中心とを結ぶ距離r1,r2…rnを次の（２）式 r1＝r2＝r3＝……＝rn …（２） で示されるようにすべて等しくして、各極P1,P2……Pn
が同心円上に配置された状態にさせながら、複数の全域
通過型IIRデジタル・フィルタの群遅延量がすべて同一
になるように、複数の全域通過型IIRデジタル・フィル
タにおけるデジタル・フィルタ係数を設定すると、群遅
延量τｇは第７図中のτgtのように一定の状態になり、
Ｎ個の全域通過型IIRデジタル・フィルタの総合の群遅
延特性は略々平坦な状態となされて全周波数帯域につい
て凹凸のない状態の群遅延特性が得られるのである。
第４図示のような構成となされている全域通過型IIRデ
ジタル・フィルタについて、前記したように全周波数帯
域について凹凸のない状態の群遅延特性を得ることので
きる各バイクワッドフィルタ部FLT1〜FLTnのフィルタ係
数の一例として、ｎ＝10の場合を示すと次のとおりであ
る。
ジタル・フィルタについて、前記したように全周波数帯
域について凹凸のない状態の群遅延特性を得ることので
きる各バイクワッドフィルタ部FLT1〜FLTnのフィルタ係
数の一例として、ｎ＝10の場合を示すと次のとおりであ
る。
FLTフィルタ係数 1.a10＝0.2279777008 a11＝−0.9435036489 a12＝1.0000000000 b11＝0.9435036489 b12＝−0.2279777008 2.a20＝0.2279540615 a21＝−0.8539270229 a22＝1.0000000000 b21＝0.8539270229 b22＝−0.2279540615 3.a30＝0.2286841630 a31＝−0.6855207745 a32＝1.0000000000 b31＝0.6855207745 b32＝−0.2286841630 4.a40＝0.2309500374 a41＝−0.4528444485 a42＝1.0000000000 b41＝0.4528444485 b42＝−0.2309500374 5.a50＝0.2332873199 a51＝−0.1723049176 a52＝1.0000000000 b51＝0.1723049176 b52＝−0.2332873199 6.a60＝0.2355608216 a61＝0.1265036337 a62＝1.0000000000 b61＝−0.1265036337 b62＝−0.2355608216 7.a70＝0.2399302297 a71＝0.4180445346 a72＝1.0000000000 b71＝−0.4180445346 b72＝−0.2399302297 ： ： 10.a10,0＝0.2566032823 a10,1＝0.9991342740 a10,2＝1.0000000000 b10,1＝−0.9991342740 b10,2＝−0.2566032823 第12図に示されているような具体的な構成として表わさ
れるFIRデジタル・フィルタは良く知られているよう
に、直線位相で周波数特性（振幅）を可変制御すること
ができる。FIRフィルタのデジタル・フィルタ係数a1〜a
pは予めリードオンリーメモリROM中に格納されていて、
前記した特性入力部CIDにおける指定に応じて変更され
るようになされている。
れるFIRデジタル・フィルタは良く知られているよう
に、直線位相で周波数特性（振幅）を可変制御すること
ができる。FIRフィルタのデジタル・フィルタ係数a1〜a
pは予めリードオンリーメモリROM中に格納されていて、
前記した特性入力部CIDにおける指定に応じて変更され
るようになされている。
本発明のオーディオ用振幅及び群遅延の調整装置におい
て、信号の振幅の調整と群遅延特性の切換えとは、デジ
タル・シグナル・プロセッサDSPを実質上構成している
フィルタのプログラムを切換えたり、あるいはデジタル
・シグナル・プロセッサDSPを実質上構成しているフィ
ルタの係数a10〜bn2、a1〜apと対応する係数データを切
換えることによって行うことができるのであり、前記の
群遅延特性の切換動作の制御と振幅の切換動作の制御は
中央演算処理装置CPUによって行われるが、以下の記述
では群遅延特性及び振幅の切換えが、デジタル・シグナ
ル・プロセッサDSPを実質上構成しているフィルタの係
数a10〜bn2、a1〜apに対応した係数データの切換えによ
り行われる場合を例に挙げて説明されている。
て、信号の振幅の調整と群遅延特性の切換えとは、デジ
タル・シグナル・プロセッサDSPを実質上構成している
フィルタのプログラムを切換えたり、あるいはデジタル
・シグナル・プロセッサDSPを実質上構成しているフィ
ルタの係数a10〜bn2、a1〜apと対応する係数データを切
換えることによって行うことができるのであり、前記の
群遅延特性の切換動作の制御と振幅の切換動作の制御は
中央演算処理装置CPUによって行われるが、以下の記述
では群遅延特性及び振幅の切換えが、デジタル・シグナ
ル・プロセッサDSPを実質上構成しているフィルタの係
数a10〜bn2、a1〜apに対応した係数データの切換えによ
り行われる場合を例に挙げて説明されている。
さて、前記した中央演算処理装置CPUではリードオンリ
ーメモリROM及びランダムアクセスメモリRAMからの制御
信号に基づき、プログラム及びまたは全フィルタ係数デ
ータを送って前記した群遅延特性，振幅を切換えるよう
にしたり、あるいは単一周波数帯域毎のフィルタ係数デ
ータを送って前記した群遅延特性，振幅を切換えて最終
的には全周波数帯域について群遅延特性，振幅の切換え
るようにしたりできるが、前述の前者のような切換えの
やり方はFIRデジタル・フィルタ演算によりFIRデジタル
・フィルタを構成する場合に適し、また、前述の後者の
ような切換えのやり方はIIRデジタル・フィルタ演算に
よりIIRデジタル・フィルタを構成する場合に適してい
る。
ーメモリROM及びランダムアクセスメモリRAMからの制御
信号に基づき、プログラム及びまたは全フィルタ係数デ
ータを送って前記した群遅延特性，振幅を切換えるよう
にしたり、あるいは単一周波数帯域毎のフィルタ係数デ
ータを送って前記した群遅延特性，振幅を切換えて最終
的には全周波数帯域について群遅延特性，振幅の切換え
るようにしたりできるが、前述の前者のような切換えの
やり方はFIRデジタル・フィルタ演算によりFIRデジタル
・フィルタを構成する場合に適し、また、前述の後者の
ような切換えのやり方はIIRデジタル・フィルタ演算に
よりIIRデジタル・フィルタを構成する場合に適してい
る。
次に、前述の後者のような切換えのやり方により第６図
に示すフローチャートに従ってデジタル・シグナル・プ
ロセッサDSPl2,DSPr2で行われるIIRデジタル・フィルタ
演算によりIIRデジタル・フィルタを構成する場合の動
作について説明すると以下のとおりである。まず、スタ
ートで特性変更ルーチンが開始され、帯域カウンタＩが
セットされる（第６図ステップ100）。帯域（バンド）
Ｉの設定値を読み（ステップ101）、変更が行われてい
るかどうかを判断し（ステップ102）、YESならば、その
特性係数を選択し（ステップ103）、係数設定部に書込
み（ステップ104）、切換パルスを発生（ステップ105）
し、NOならば受信部RDから出力されるサブコードを読取
り、必要に応じて送信部TDに送り、かつ表示部DPAの表
示器｛第２図の（ｂ）中の符号de｝にサンプリング周波
数fs、エンファシスの有無、フェーズロックドループPL
Lの同期外れ等の情報の表示を行う（ステップ106）。
に示すフローチャートに従ってデジタル・シグナル・プ
ロセッサDSPl2,DSPr2で行われるIIRデジタル・フィルタ
演算によりIIRデジタル・フィルタを構成する場合の動
作について説明すると以下のとおりである。まず、スタ
ートで特性変更ルーチンが開始され、帯域カウンタＩが
セットされる（第６図ステップ100）。帯域（バンド）
Ｉの設定値を読み（ステップ101）、変更が行われてい
るかどうかを判断し（ステップ102）、YESならば、その
特性係数を選択し（ステップ103）、係数設定部に書込
み（ステップ104）、切換パルスを発生（ステップ105）
し、NOならば受信部RDから出力されるサブコードを読取
り、必要に応じて送信部TDに送り、かつ表示部DPAの表
示器｛第２図の（ｂ）中の符号de｝にサンプリング周波
数fs、エンファシスの有無、フェーズロックドループPL
Lの同期外れ等の情報の表示を行う（ステップ106）。
そして、帯域カウンタＩをインクリメント（ステップ10
7）し、バンド数がＮを越えていなければステップ101に
もどり、越えていればステップ100にもどる（ステップ1
07のYES）。
7）し、バンド数がＮを越えていなければステップ101に
もどり、越えていればステップ100にもどる（ステップ1
07のYES）。
このようにして各周波数帯域毎に設けられた単位フィル
タ毎にデジタル・フィルタの係数が書換えられるのであ
る。特性入力部CIDにおける特性可変用選択スイッチが
選択されていない場合には、対応する単位フィルタFLTi
のデジタル・フィルタ係数が、ai0＝1,ai1＝0,ai2＝0,b
i1＝0,bi2＝０のように変更され、その単位フィルタは
入出力における群遅延量が等しいようなフィルタ特性と
なされる。
タ毎にデジタル・フィルタの係数が書換えられるのであ
る。特性入力部CIDにおける特性可変用選択スイッチが
選択されていない場合には、対応する単位フィルタFLTi
のデジタル・フィルタ係数が、ai0＝1,ai1＝0,ai2＝0,b
i1＝0,bi2＝０のように変更され、その単位フィルタは
入出力における群遅延量が等しいようなフィルタ特性と
なされる。
それにより、１個のデジタル・シグナル・プロセッサDS
P（DSPl2,DSPr2のそれぞれのもの）の動作によって構成
されている複数の全域通過型IIRデジタル・フィルタに
おける群遅延量は、各周波数帯内の群遅延量にリップル
の発生がなく隣接する周波数帯域における群遅延量に滑
らかにつながるようなものとして演算できる。
P（DSPl2,DSPr2のそれぞれのもの）の動作によって構成
されている複数の全域通過型IIRデジタル・フィルタに
おける群遅延量は、各周波数帯内の群遅延量にリップル
の発生がなく隣接する周波数帯域における群遅延量に滑
らかにつながるようなものとして演算できる。
さらに具体的に説明すると次のとおりである。すなわ
ち、中央演算処理装置CPUが例えばRS232Cのシリアルフ
ォーマットにより第１図のシリアル転送部STDを介して
デジタル・シグナル・プロセッサDSPl2のシリアルコー
ド入力端子ｃからデジタル・フィルタの係数データを送
ると、そのデジタル・フィルタの係数データは第３図中
のシリアルコード・インターフェースSCIとパラメータ
制御部PCDとを介して転送バッファTBに送られる。
ち、中央演算処理装置CPUが例えばRS232Cのシリアルフ
ォーマットにより第１図のシリアル転送部STDを介して
デジタル・シグナル・プロセッサDSPl2のシリアルコー
ド入力端子ｃからデジタル・フィルタの係数データを送
ると、そのデジタル・フィルタの係数データは第３図中
のシリアルコード・インターフェースSCIとパラメータ
制御部PCDとを介して転送バッファTBに送られる。
第９図の（ａ）は転送バッファTBのマップを例示したも
のであって、この第９図の（ａ）ではアドレス０〜３の
記憶部分にデジタル・フィルタの係数データa10が格納
され、また、アドレス４〜７の記憶部分にデジタル・フ
ィルタの係数データa11が格納されるというように、順
次のアドレスで指定される記憶部分にデジタル・フィル
タの係数データが順次に格納され、アドレス｛４×（5n
−１）｝〜｛４×（5n−１）＋３｝で指定された記憶部
分にはデジタル・フィルタの係数データbn2が格納され
ている例を示している。
のであって、この第９図の（ａ）ではアドレス０〜３の
記憶部分にデジタル・フィルタの係数データa10が格納
され、また、アドレス４〜７の記憶部分にデジタル・フ
ィルタの係数データa11が格納されるというように、順
次のアドレスで指定される記憶部分にデジタル・フィル
タの係数データが順次に格納され、アドレス｛４×（5n
−１）｝〜｛４×（5n−１）＋３｝で指定された記憶部
分にはデジタル・フィルタの係数データbn2が格納され
ている例を示している。
また第９図の（ｂ）は係数RAM（NC−RAM）のマップを例
示したものであって、この第９図の（ｂ）ではアドレス
０〜１の記憶部分にデジタル・フィルタの係数データa1
0が格納され、また、アドレス２〜３の記憶部分にデジ
タル・フィルタの係数データa11が格納されるというよ
うに、順次のアドレスで指定される記憶部分にデジタル
・フィルタの係数データが順次に格納され、アドレス
｛２×（5n−１）｝〜｛２×（5n−１）＋１｝で指定さ
れた記憶部分にはデジタル・フィルタの係数データbn2
が格納されている例を示している。
示したものであって、この第９図の（ｂ）ではアドレス
０〜１の記憶部分にデジタル・フィルタの係数データa1
0が格納され、また、アドレス２〜３の記憶部分にデジ
タル・フィルタの係数データa11が格納されるというよ
うに、順次のアドレスで指定される記憶部分にデジタル
・フィルタの係数データが順次に格納され、アドレス
｛２×（5n−１）｝〜｛２×（5n−１）＋１｝で指定さ
れた記憶部分にはデジタル・フィルタの係数データbn2
が格納されている例を示している。
前記した第９図の（ａ）に例示した転送バッファTBのマ
ップと、第９図の（ｂ）に例示した係数RAM（NC−RAM）
のマップとにおいて、同じデジタル・フィルタの係数デ
ータが格納されるべき記憶部分のアドレスが異なってい
るのは、各デジタル・フィルタの係数データが32ビット
（８ビット×４）である場合に、転送バッファTBは１番
地当り８ビット、係数RAM（NC−RAM）は１番地当り16ビ
ットの記憶容量のものが使用されていたとした場合を例
に挙げて図示したものだからである。
ップと、第９図の（ｂ）に例示した係数RAM（NC−RAM）
のマップとにおいて、同じデジタル・フィルタの係数デ
ータが格納されるべき記憶部分のアドレスが異なってい
るのは、各デジタル・フィルタの係数データが32ビット
（８ビット×４）である場合に、転送バッファTBは１番
地当り８ビット、係数RAM（NC−RAM）は１番地当り16ビ
ットの記憶容量のものが使用されていたとした場合を例
に挙げて図示したものだからである。
前記したアドレスは第５図の（ｉ）に示されているよう
な４バイト命令セットのシリアルデータの３番目で指定
し、また、前記したデジタル・フィルタの係数データは
第５図の（ｉ）に示されているような４バイト命令セッ
トのシリアルデータの４番目で指定する。
な４バイト命令セットのシリアルデータの３番目で指定
し、また、前記したデジタル・フィルタの係数データは
第５図の（ｉ）に示されているような４バイト命令セッ
トのシリアルデータの４番目で指定する。
前記したデジタル・フィルタの係数データの語長が前述
の例のように32ビットの場合には、デジタル・フィルタ
の係数データを８ビットづつ４回に分けて送る。なお、
第５図の（ｉ）に示されているような４バイト命令セッ
トのシリアルデータの第１番目のコード１と第２番目の
コード２とはチップイネーブル用のものであり、これは
どのデジタル・シグナル・プロセッサDSPを選択するの
か等を区別するために用いられる。
の例のように32ビットの場合には、デジタル・フィルタ
の係数データを８ビットづつ４回に分けて送る。なお、
第５図の（ｉ）に示されているような４バイト命令セッ
トのシリアルデータの第１番目のコード１と第２番目の
コード２とはチップイネーブル用のものであり、これは
どのデジタル・シグナル・プロセッサDSPを選択するの
か等を区別するために用いられる。
第５図の（ｈ）のCRSバーはシリアルコードの転送開始
を知らせるスタート信号であり、このシリアルコードの
転送開始のスタート信号CRSバーはシリアルコードの転
送部STDからシリアルコード・インターフェースSCIの入
力端子ｈに印加される。
を知らせるスタート信号であり、このシリアルコードの
転送開始のスタート信号CRSバーはシリアルコードの転
送部STDからシリアルコード・インターフェースSCIの入
力端子ｈに印加される。
前記したIIR演算を行う左チャンネル用のデジタル・シ
グナル・プロセッサDSPl2のシリアル・コード・インタ
ーフェースSCIの出力端子ｄには、IIR演算を行う右チャ
ンネル用のデジタル・シグナル・プロセッサDSPr2のシ
リアル・コード・インターフェースSCIの入力端子ｃが
接続されているから、IIR演算を行う右チャンネル用の
デジタル・シグナル・プロセッサDSPr2にもフィルタ係
数データが送られる。
グナル・プロセッサDSPl2のシリアル・コード・インタ
ーフェースSCIの出力端子ｄには、IIR演算を行う右チャ
ンネル用のデジタル・シグナル・プロセッサDSPr2のシ
リアル・コード・インターフェースSCIの入力端子ｃが
接続されているから、IIR演算を行う右チャンネル用の
デジタル・シグナル・プロセッサDSPr2にもフィルタ係
数データが送られる。
デジタル・シグナル・プロセッサDSPl2,DSPr2の転送バ
ッファTBに送られたデジタル・フィルタの係数データ
は、それまでに既に送られているデジタル・フィルタの
係数データとともに、外部同期信号によりトリガーされ
て係数RAM（NC−RAM）に単位フィルタ毎である５ワード
づつ送られる。そして、デジタル・フィルタの係数デー
タを係数RAM（NC−RAM）に書込む第６図中のステップ10
4の次に前記の同期信号がシリアル転送部STDからコード
1,コード２の中に符号化された状態で供給される（ステ
ップ105）。
ッファTBに送られたデジタル・フィルタの係数データ
は、それまでに既に送られているデジタル・フィルタの
係数データとともに、外部同期信号によりトリガーされ
て係数RAM（NC−RAM）に単位フィルタ毎である５ワード
づつ送られる。そして、デジタル・フィルタの係数デー
タを係数RAM（NC−RAM）に書込む第６図中のステップ10
4の次に前記の同期信号がシリアル転送部STDからコード
1,コード２の中に符号化された状態で供給される（ステ
ップ105）。
なお、前記したデジタル・シグナル・プロセッサDSPl2,
DSPr2のプログラム命令サイクルを決定するクロック信
号は、受信部RDにおいて発生するサンプリングパルスの
周波数の128倍の周波数を有するクロック信号fg｛第５
図の（ｇ）｝が用いられ、そのクロック信号fgはデジタ
ル・シグナル・プロセッサDSPl2,DSPr2のクロック入力
端子ｆに供給される。
DSPr2のプログラム命令サイクルを決定するクロック信
号は、受信部RDにおいて発生するサンプリングパルスの
周波数の128倍の周波数を有するクロック信号fg｛第５
図の（ｇ）｝が用いられ、そのクロック信号fgはデジタ
ル・シグナル・プロセッサDSPl2,DSPr2のクロック入力
端子ｆに供給される。
第１図中のSCGはシリアル転送部STDの転送速度に対応し
た周波数のクロック信号を発生するクロック信号の発生
回路であり、前記したクロック信号の発生回路SCGで発
生されたクロック信号はデジタル・シグナル・プロセッ
サDSPのシリアルコード・インターフェースSCIのシリア
ルコードタイミング信号の入力端子ｅに供給される。
た周波数のクロック信号を発生するクロック信号の発生
回路であり、前記したクロック信号の発生回路SCGで発
生されたクロック信号はデジタル・シグナル・プロセッ
サDSPのシリアルコード・インターフェースSCIのシリア
ルコードタイミング信号の入力端子ｅに供給される。
さて第１図示のオーディオ用振幅及び群遅延の調整装置
（システム）のタイミングチャートを示す第５図におい
て、デジタル・シグナル・プロセッサDSPl2は時刻t1で
デジタル・フィルタの係数データを取込むと同時に、そ
れ以前のデジタル・フイルタの係数データの演算結果を
出力し、デジタル・シグナル・プロセッサDSPr2からの
出力とともに第１図中のマルチプレクサMPXで左右２チ
ャンネルの時分割信号｛第５図の（ａ）の形式｝とされ
た後に、送信部TDにおいてオーディオデータ変調機能
と、送信機能を有する送信部TDにおいてデジタルオーデ
ィオインターフェースフォーマットに変換されてから出
力端子２に送出される。
（システム）のタイミングチャートを示す第５図におい
て、デジタル・シグナル・プロセッサDSPl2は時刻t1で
デジタル・フィルタの係数データを取込むと同時に、そ
れ以前のデジタル・フイルタの係数データの演算結果を
出力し、デジタル・シグナル・プロセッサDSPr2からの
出力とともに第１図中のマルチプレクサMPXで左右２チ
ャンネルの時分割信号｛第５図の（ａ）の形式｝とされ
た後に、送信部TDにおいてオーディオデータ変調機能
と、送信機能を有する送信部TDにおいてデジタルオーデ
ィオインターフェースフォーマットに変換されてから出
力端子２に送出される。
なお、入力端子１からデジタルオーディオインターフェ
ースフォーマットで伝送されてきたデジタルデータは、
受信部RDでNRZに復調されたシリアルデジタルオーディ
オデータ｛第５図の（ａ）｝とされて、FIR演算動作を
行うデジタル・シグナル・プロセッサDSP1,DSPr1の各
入力端子ａに印加され、また、前記した受信部RDにおい
てはチャンネル識別信号LRCK,WCK等のタイミング信号を
復調して、それを各デジタル・シグナル・プロセッサDS
P１〜DSPl2,DSPr1〜DSPr2と送信部TDとに供給するこ
とにより、前記の各構成部分が相互に同期して動作でき
るようにする。
ースフォーマットで伝送されてきたデジタルデータは、
受信部RDでNRZに復調されたシリアルデジタルオーディ
オデータ｛第５図の（ａ）｝とされて、FIR演算動作を
行うデジタル・シグナル・プロセッサDSP1,DSPr1の各
入力端子ａに印加され、また、前記した受信部RDにおい
てはチャンネル識別信号LRCK,WCK等のタイミング信号を
復調して、それを各デジタル・シグナル・プロセッサDS
P１〜DSPl2,DSPr1〜DSPr2と送信部TDとに供給するこ
とにより、前記の各構成部分が相互に同期して動作でき
るようにする。
FIR演算動作を行うデジタル・シグナル・プロセッサDSP
1,DSPr1においても、前述のIIR演算を行うデジタル・
シグナル・プロセッサDSPl2,DSPr2の場合と同様に、FIR
演算動作を行う左チャンネル用のデジタル・シグナル・
プロセッサDSP１のシリアル・コード・インターフェ
ースSCIの出力端子ｄには、FIR演算動作を行う右チャン
ネル用のデジタル・シグナル・プロセッサDSPr1のシリ
アル・コード・インターフェースSCIの入力端子ｃが接
続されているから、FIR演算を行う右チャンネル用のデ
ジタル・シグナル・プロセッサDSPr1にもフィルタ係数
データが送られるのである。
1,DSPr1においても、前述のIIR演算を行うデジタル・
シグナル・プロセッサDSPl2,DSPr2の場合と同様に、FIR
演算動作を行う左チャンネル用のデジタル・シグナル・
プロセッサDSP１のシリアル・コード・インターフェ
ースSCIの出力端子ｄには、FIR演算動作を行う右チャン
ネル用のデジタル・シグナル・プロセッサDSPr1のシリ
アル・コード・インターフェースSCIの入力端子ｃが接
続されているから、FIR演算を行う右チャンネル用のデ
ジタル・シグナル・プロセッサDSPr1にもフィルタ係数
データが送られるのである。
第10図はマルチプレクサMPXと送信部TDとの具体的な構
成例を示したものであり、マルチプレクサMPXにおける
切換スイッチSWl,SWrがチャンネル識別信号LRCKによっ
て順次交互にオン，オフすることによって左チャンネル
の信号と右チャンネルの信号とは時間軸上に順次交互に
送信部TDに供給される。図中のINVはインバータであ
る。
成例を示したものであり、マルチプレクサMPXにおける
切換スイッチSWl,SWrがチャンネル識別信号LRCKによっ
て順次交互にオン，オフすることによって左チャンネル
の信号と右チャンネルの信号とは時間軸上に順次交互に
送信部TDに供給される。図中のINVはインバータであ
る。
これまでの実施例の記述では、全域通過型IIRデジタル
フィルタとして、第４図示のように同一構成のｎ個のバ
イクワッドフィルタ部を縦続接続した構成のものが使用
されるとして説明したが、本発明の実施に当っては、全
域通過型IIRデジタルフィルタとして、同一構成のｎ個
のバイクワッドフィルタ部を並列接続した構成のものが
使用されてもよく、前記のように同一構成のｎ個のバイ
クワッドフィルタ部を並列接続した構成のものとする場
合には、オーバーフローに注意してデジタル・フィルタ
係数データのスケーリングを行なえば全域通過型IIRデ
ジタルフィルタが実現できる。
フィルタとして、第４図示のように同一構成のｎ個のバ
イクワッドフィルタ部を縦続接続した構成のものが使用
されるとして説明したが、本発明の実施に当っては、全
域通過型IIRデジタルフィルタとして、同一構成のｎ個
のバイクワッドフィルタ部を並列接続した構成のものが
使用されてもよく、前記のように同一構成のｎ個のバイ
クワッドフィルタ部を並列接続した構成のものとする場
合には、オーバーフローに注意してデジタル・フィルタ
係数データのスケーリングを行なえば全域通過型IIRデ
ジタルフィルタが実現できる。
また、これまでの実施例の記述では２次のIIRを単位フ
ィルタとして構成した全域通過型IIRデジタルフィルタ
を例に挙げて説明したが、それに限らず、１次のIIRを
単位フィルタとして構成した全域通過型IIRデジタルフ
ィルタが用いられてもよいし、また、１次のIIRと２次
のIIRとを単位フィルタとする混合構成のものとするな
ど、帯域幅や周波数によって全域通過型IIRデジタルフ
ィルタの構成態様を変形して使用できることはいうまで
もない。
ィルタとして構成した全域通過型IIRデジタルフィルタ
を例に挙げて説明したが、それに限らず、１次のIIRを
単位フィルタとして構成した全域通過型IIRデジタルフ
ィルタが用いられてもよいし、また、１次のIIRと２次
のIIRとを単位フィルタとする混合構成のものとするな
ど、帯域幅や周波数によって全域通過型IIRデジタルフ
ィルタの構成態様を変形して使用できることはいうまで
もない。
なお、使用されるべきデジタル・シグナル・プロセッサ
DSPとしても、既述したような構成態様のものに限られ
るものではなく、要するにデジタル・シグナル・プロセ
ッサDSPはプログラマブルなデジタル信号演算手段の一
実施態様に過ぎないのである。また、これまでの実施例
においてはデジタル信号入力及びデジタル信号出力のシ
ステムについて説明したが、本発明の実施はそのような
システム形態のものに限定されるものではなく、例えば
入力端にADコンバータ、出力側にDAコンバータを用い
て、アナログ信号入力及びアナログ信号出力としたシス
テムについても本発明が適用できることは勿論である。
DSPとしても、既述したような構成態様のものに限られ
るものではなく、要するにデジタル・シグナル・プロセ
ッサDSPはプログラマブルなデジタル信号演算手段の一
実施態様に過ぎないのである。また、これまでの実施例
においてはデジタル信号入力及びデジタル信号出力のシ
ステムについて説明したが、本発明の実施はそのような
システム形態のものに限定されるものではなく、例えば
入力端にADコンバータ、出力側にDAコンバータを用い
て、アナログ信号入力及びアナログ信号出力としたシス
テムについても本発明が適用できることは勿論である。
第11図は第６図を参照して既述した群遅延特性の切換態
様とは異なる群遅延特性の切換態様で群遅延特性の切換
えを行うようにする場合のフローチャートであり、次
に、第11図に示されているフローチャートを参照して、
中央演算処理装置CPUの制御の下に行われる切換動作に
ついて説明する。まず、スタートで特性変更ルーチンが
開始され、帯域カウンタＩがセットされる（第11図ステ
ップ200）。帯域（バンド）Ｉの設定値を読み（ステッ
プ201）、帯域カウンタＩをインクリメントし（ステッ
プ202）、帯域カウンタＩの値がＮを越えていなければ
ステップ203のNOのようにステップ201へ戻り、帯域（バ
ンド）Ｉの設定値を読み、帯域カウンタＩの値がＮを越
えたら（ステップ203のYES）、変更が行われているかど
うかを判断し（ステップ204）、YESならば出力データを
徐々にレベルダウンするようなフィルタ係数ano,an1,an
2を第４図中の最終段フィルタFLTnに数十回送る。前記
のフィルタ係数は既定値に一定の減衰比（例えば0.9）
を次々に乗じて得る。
様とは異なる群遅延特性の切換態様で群遅延特性の切換
えを行うようにする場合のフローチャートであり、次
に、第11図に示されているフローチャートを参照して、
中央演算処理装置CPUの制御の下に行われる切換動作に
ついて説明する。まず、スタートで特性変更ルーチンが
開始され、帯域カウンタＩがセットされる（第11図ステ
ップ200）。帯域（バンド）Ｉの設定値を読み（ステッ
プ201）、帯域カウンタＩをインクリメントし（ステッ
プ202）、帯域カウンタＩの値がＮを越えていなければ
ステップ203のNOのようにステップ201へ戻り、帯域（バ
ンド）Ｉの設定値を読み、帯域カウンタＩの値がＮを越
えたら（ステップ203のYES）、変更が行われているかど
うかを判断し（ステップ204）、YESならば出力データを
徐々にレベルダウンするようなフィルタ係数ano,an1,an
2を第４図中の最終段フィルタFLTnに数十回送る。前記
のフィルタ係数は既定値に一定の減衰比（例えば0.9）
を次々に乗じて得る。
次に、前記の変更に対して最適な特性プログラムが選択
され（ステップ206）てデジタル・シグナル・プロセッ
サDSPに送られ（ステップ207）係数切換えがスタートさ
れ（ステップ208）、出力データを徐々にレベルアップ
するようなフィルタ係数ano,an1,an2、すなわち、既定
値に一定の減衰比（例えば0.9）を次々に乗じて得たフ
ィルタ係数を第４図中の最終段フィルタFLTnに数十回次
々に送る（ステップ209）。そして、フェードインが完
了し既設定値に復帰するとステップ200に戻る。
され（ステップ206）てデジタル・シグナル・プロセッ
サDSPに送られ（ステップ207）係数切換えがスタートさ
れ（ステップ208）、出力データを徐々にレベルアップ
するようなフィルタ係数ano,an1,an2、すなわち、既定
値に一定の減衰比（例えば0.9）を次々に乗じて得たフ
ィルタ係数を第４図中の最終段フィルタFLTnに数十回次
々に送る（ステップ209）。そして、フェードインが完
了し既設定値に復帰するとステップ200に戻る。
特性変更が無い場合（ステップ204のNO）は、第６図に
示されているフローチャートにおけるステップ106の場
合と同様な表示を行って（ステップ210）ステップ200に
戻る。
示されているフローチャートにおけるステップ106の場
合と同様な表示を行って（ステップ210）ステップ200に
戻る。
振幅の調整時にフェードイン、フェードアウト動作が行
われる場合には、切換えノイズが発生し難い利点があ
る。また、全域通過型IIRデジタルフィルタの一部をア
ッテネータとして使用することにより、アッテネータの
ための演算ステップが省略できるので高速化が実現でき
るという利点が得られる。
われる場合には、切換えノイズが発生し難い利点があ
る。また、全域通過型IIRデジタルフィルタの一部をア
ッテネータとして使用することにより、アッテネータの
ための演算ステップが省略できるので高速化が実現でき
るという利点が得られる。
本発明のオーディオ用振幅及び群遅延の調整装置の一実
施例を示す第１図においては、振幅の調整を行わせるた
めの構成部分FIRl、すなわち、FIR演算を行ってFIRフィ
ルタを構成するように動作するデジタル・シグナル・プ
ロセッサDSP１と、群遅延量の調整を行わせるための
構成部分IIRl、すなわち、IIR演算を行ってIIRフィルタ
を構成するように動作するデジタル・シグナル・プロセ
ッサDSPl2とが縦続接続されており、また、振幅の調整
を行わせるための構成部分FIRl、すなわち、FIR演算を
行ってFIRフィルタを構成するように動作するデジタル
・シグナル・プロセッサDSPr1と、群遅延量の調整を行
わせるための構成部分IIRr、すなわち、IIR演算を行っ
てIIRフィルタを構成するように動作するデジタル・シ
グナル・プロセッサDSPr2とが縦続接続されていて、振
幅の調整と位相（群遅延量）の調整とが全く別な構成部
分で行われるように制御されているので、少ないフィル
タ係数により自由な組合わせで振幅と群遅延量との調整
ができるという利点が得られるのであり、また、前記の
ように振幅の調整を行わせるためにFIRフィルタを用
い、他方、群遅延量の調整を行わせるためにIIRフィル
タを用いることにより、例えばIIRフィルタだけによっ
て振幅と群遅延量との双方の調整を行わせるようにした
場合に生じる特性変化の自由度の制限の問題も起こらな
いのである。
施例を示す第１図においては、振幅の調整を行わせるた
めの構成部分FIRl、すなわち、FIR演算を行ってFIRフィ
ルタを構成するように動作するデジタル・シグナル・プ
ロセッサDSP１と、群遅延量の調整を行わせるための
構成部分IIRl、すなわち、IIR演算を行ってIIRフィルタ
を構成するように動作するデジタル・シグナル・プロセ
ッサDSPl2とが縦続接続されており、また、振幅の調整
を行わせるための構成部分FIRl、すなわち、FIR演算を
行ってFIRフィルタを構成するように動作するデジタル
・シグナル・プロセッサDSPr1と、群遅延量の調整を行
わせるための構成部分IIRr、すなわち、IIR演算を行っ
てIIRフィルタを構成するように動作するデジタル・シ
グナル・プロセッサDSPr2とが縦続接続されていて、振
幅の調整と位相（群遅延量）の調整とが全く別な構成部
分で行われるように制御されているので、少ないフィル
タ係数により自由な組合わせで振幅と群遅延量との調整
ができるという利点が得られるのであり、また、前記の
ように振幅の調整を行わせるためにFIRフィルタを用
い、他方、群遅延量の調整を行わせるためにIIRフィル
タを用いることにより、例えばIIRフィルタだけによっ
て振幅と群遅延量との双方の調整を行わせるようにした
場合に生じる特性変化の自由度の制限の問題も起こらな
いのである。
なお、第１図に示されている実施例においては、振幅の
調整を行わせるための構成部分FIRに群遅延量の調整を
行わせるための構成部分IIRを後続させてある構成とし
ているいるが、本発明の実施に当っては、群遅延量の調
整を行わせるための構成部分IIRに振幅の調整を行わせ
るための構成部分FIRを後続させるようにしてオーディ
オ用振幅及び群遅延の調整装置が構成されてもよいこと
は勿論である。
調整を行わせるための構成部分FIRに群遅延量の調整を
行わせるための構成部分IIRを後続させてある構成とし
ているいるが、本発明の実施に当っては、群遅延量の調
整を行わせるための構成部分IIRに振幅の調整を行わせ
るための構成部分FIRを後続させるようにしてオーディ
オ用振幅及び群遅延の調整装置が構成されてもよいこと
は勿論である。
（発明の効果） 以上、詳細に説明したところから明らかなように、本発
明のオーディオ用振幅及び群遅延の調整装置は、所望の
周波数特性と所望の群遅延特性とを指定する特性入力部
と、前記した特性入力部で指定された周波数特性情報に
応じたFIRデジタル・フィルタ演算と前記した特性入力
部で指定された群遅延情報に応じた全域通過型IIRデジ
タル・フィルタ演算とを行うデジタル・フィルタ演算手
段と、前記した特性入力部で指定された周波数特性情報
と群遅延情報とに応じて、それぞれ独立にフィルタ係数
を与えて前記したFIRデジタル・フィルタと前記した全
域通過型IIRデジタル・フィルタとを縦続的に操作する
制御手段とを備えてなるオーディオ用振幅及び群遅延の
調整装置であって、本発明のオーディオ用振幅及び群遅
延の調整装置では振幅を可変に調整するためのFIRフィ
ルタと群遅延量を可変に調整するための全域通過型IIR
デジタル・フィルタとが縦続接続されている構成となさ
れていて、振幅の調整にはFIRフィルタの構成のための
プログラム及びまたはフィルタ係数データの書換えを行
い、また、群遅延量の調整には全域通過型IIRデジタル
・フィルタの構成のためのプログラム及びまたはフィル
タ係数データの書換えを行うようにしているので、簡単
な構成の装置によって、信号の振幅と群遅換量とを各独
立に可変制御することができ、さらに、全域通過型IIR
デジタル・フィルタにおけるデジタル・フィルタ係数を
設定して、複数の全域通過型IIRデジタル・フィルタの
総合の群遅延特性が略々平坦な状態になされて全周波数
帯域について凹凸のない状態の群遅延特性が得られるよ
うにしておき、特性入力部における特性可変用選択スイ
ッチが選択されていない場合には、対応する単位フィル
タFLTiのデジタル・フィルタ係数が、 aio＝1,ai1＝0,ai2＝0,bi1＝0,bi2＝０のように変更さ
れて、その単位フィルタは入出力における群遅延量が等
しいようなフィルタ特性となされるようにすることによ
り、全域通過型IIRデジタル・フィルタにおける群遅延
量は、各周波数帯内の群遅延量にリップルの発生がな
く、隣接する周波数帯域における群遅延量に滑らかにつ
ながるようなものとして演算できるために、群遅延特性
を等リップル近似で設計したものを、すべて書換える場
合に生じていたリップルが生ぜず、また、隣接する周波
数帯域間のつながりの状態も滑らかとなり、したがって
音像の定位感を自然なものにすることが容易であるなど
の諸利点が得られる。
明のオーディオ用振幅及び群遅延の調整装置は、所望の
周波数特性と所望の群遅延特性とを指定する特性入力部
と、前記した特性入力部で指定された周波数特性情報に
応じたFIRデジタル・フィルタ演算と前記した特性入力
部で指定された群遅延情報に応じた全域通過型IIRデジ
タル・フィルタ演算とを行うデジタル・フィルタ演算手
段と、前記した特性入力部で指定された周波数特性情報
と群遅延情報とに応じて、それぞれ独立にフィルタ係数
を与えて前記したFIRデジタル・フィルタと前記した全
域通過型IIRデジタル・フィルタとを縦続的に操作する
制御手段とを備えてなるオーディオ用振幅及び群遅延の
調整装置であって、本発明のオーディオ用振幅及び群遅
延の調整装置では振幅を可変に調整するためのFIRフィ
ルタと群遅延量を可変に調整するための全域通過型IIR
デジタル・フィルタとが縦続接続されている構成となさ
れていて、振幅の調整にはFIRフィルタの構成のための
プログラム及びまたはフィルタ係数データの書換えを行
い、また、群遅延量の調整には全域通過型IIRデジタル
・フィルタの構成のためのプログラム及びまたはフィル
タ係数データの書換えを行うようにしているので、簡単
な構成の装置によって、信号の振幅と群遅換量とを各独
立に可変制御することができ、さらに、全域通過型IIR
デジタル・フィルタにおけるデジタル・フィルタ係数を
設定して、複数の全域通過型IIRデジタル・フィルタの
総合の群遅延特性が略々平坦な状態になされて全周波数
帯域について凹凸のない状態の群遅延特性が得られるよ
うにしておき、特性入力部における特性可変用選択スイ
ッチが選択されていない場合には、対応する単位フィル
タFLTiのデジタル・フィルタ係数が、 aio＝1,ai1＝0,ai2＝0,bi1＝0,bi2＝０のように変更さ
れて、その単位フィルタは入出力における群遅延量が等
しいようなフィルタ特性となされるようにすることによ
り、全域通過型IIRデジタル・フィルタにおける群遅延
量は、各周波数帯内の群遅延量にリップルの発生がな
く、隣接する周波数帯域における群遅延量に滑らかにつ
ながるようなものとして演算できるために、群遅延特性
を等リップル近似で設計したものを、すべて書換える場
合に生じていたリップルが生ぜず、また、隣接する周波
数帯域間のつながりの状態も滑らかとなり、したがって
音像の定位感を自然なものにすることが容易であるなど
の諸利点が得られる。
第１図は本発明のオーディオ用振幅及び群遅延の調整装
置の一実施例のブロック図、第２図は特性入力部及び表
示部の正面図、第３図はデジタル・シグナル・プロセッ
サDSPの一例構成を示すブロック図、第４図及び第12図
はデジタル・シグナル・プロセッサDSPの動作によって
得られるべきフィルタの構成を示すブロック図、第５図
は本発明のオーディオ用群遅延調整装置の動作説明用の
タイミングチャート、第６図及び第11図は中央演算処理
装置（CPU）の動作説明用のフローチャート、第図７は
全域通過型IIRデジタルフィルタの特性を説明するため
の図、第８図は全域通過型IIRデジタルフィルタと極と
零（ミラー）とを説明するためのＺ平面図、第９図は係
数設定部と係数メモリにおけるメモリマップの一例図、
第10図はマルチプレクサと送信部との具体的構成を示す
ブロック図である。 １…デジタル信号の入力端子、２…出力端子、３…入力
端子、４…単位遅延演算子、５…乗算回路、６…加算回
路、７…出力端子、RD…受信部、PLL…フェーズ・ロッ
クド・ループ、DSP1,DSPl2,DSPr1,DSPr2…デジタル・
シグナル・プロセッサ、CID…特性入力部、DPA…表示
部、CPU…中央演算処理装置、ROM…リードオンリーメモ
リ、RAM…ランダムアクセスメモリ、STD…シリアルコー
ドの転送部、SCG…クロック信号の発生回路、MPX…マル
チプレクサ、TD…送信部、SDI…シリアル・データの入
力回路、IB…入力バッファ、NC−RAM…係数RAM、TB…転
送バッファ、PCD…パラメータ制御部、Ｐ−RAM…プログ
ラムRAM、SDO…シリアルデータの出力回路、SCI…シリ
アルコード・インターフェース、Ｄ−RAM…データRAM、
FN−ROM…定数のメモリ用ROM、MUL…乗算器、ACC…アキ
ュムレータ、REG…シフタ付レジスタ、OB…出力バッフ
ァ、BCLK…データクロック信号、LRCK…チャンネル識別
信号、FLT1〜FLTn…同一構成のｎ個のバイクワッドフィ
ルタ部、
置の一実施例のブロック図、第２図は特性入力部及び表
示部の正面図、第３図はデジタル・シグナル・プロセッ
サDSPの一例構成を示すブロック図、第４図及び第12図
はデジタル・シグナル・プロセッサDSPの動作によって
得られるべきフィルタの構成を示すブロック図、第５図
は本発明のオーディオ用群遅延調整装置の動作説明用の
タイミングチャート、第６図及び第11図は中央演算処理
装置（CPU）の動作説明用のフローチャート、第図７は
全域通過型IIRデジタルフィルタの特性を説明するため
の図、第８図は全域通過型IIRデジタルフィルタと極と
零（ミラー）とを説明するためのＺ平面図、第９図は係
数設定部と係数メモリにおけるメモリマップの一例図、
第10図はマルチプレクサと送信部との具体的構成を示す
ブロック図である。 １…デジタル信号の入力端子、２…出力端子、３…入力
端子、４…単位遅延演算子、５…乗算回路、６…加算回
路、７…出力端子、RD…受信部、PLL…フェーズ・ロッ
クド・ループ、DSP1,DSPl2,DSPr1,DSPr2…デジタル・
シグナル・プロセッサ、CID…特性入力部、DPA…表示
部、CPU…中央演算処理装置、ROM…リードオンリーメモ
リ、RAM…ランダムアクセスメモリ、STD…シリアルコー
ドの転送部、SCG…クロック信号の発生回路、MPX…マル
チプレクサ、TD…送信部、SDI…シリアル・データの入
力回路、IB…入力バッファ、NC−RAM…係数RAM、TB…転
送バッファ、PCD…パラメータ制御部、Ｐ−RAM…プログ
ラムRAM、SDO…シリアルデータの出力回路、SCI…シリ
アルコード・インターフェース、Ｄ−RAM…データRAM、
FN−ROM…定数のメモリ用ROM、MUL…乗算器、ACC…アキ
ュムレータ、REG…シフタ付レジスタ、OB…出力バッフ
ァ、BCLK…データクロック信号、LRCK…チャンネル識別
信号、FLT1〜FLTn…同一構成のｎ個のバイクワッドフィ
ルタ部、
フロントページの続き (56)参考文献 特開 昭63−220613（ＪＰ，Ａ) 特開 昭63−224513（ＪＰ，Ａ) 特開 昭60−198911（ＪＰ，Ａ) 特開 昭60−241314（ＪＰ，Ａ) 特開 昭60−244111（ＪＰ，Ａ) 特開 昭62−264712（ＪＰ，Ａ) 特開 昭59−112715（ＪＰ，Ａ) 特公 平１−19292（ＪＰ，Ｂ２) 特公 平２−47891（ＪＰ，Ｂ２) 特公 平３−35848（ＪＰ，Ｂ２)
Claims (1)
- 【請求項１】所望の周波数特性と所望の群遅延特性とを
指定する特性入力部と、前記した特性入力部で指定され
た周波数特性情報に応じたFIRデジタル・フィルタ演算
と、前記した特性入力部で指定された群遅延情報に応じ
た全域通過型IIRデジタル・フィルタ演算とを行うデジ
タル・フィルタ演算手段と、前記した特性入力部で指定
された周波数特性情報と群遅延情報とに応じて、それぞ
れ独立にフィルタ係数を与えて、前記したFIRデジタル
・フィルタと、複数帯域に分割された全帯域における各
分割された通過過域における群遅延量が等しく制御され
て全帯域での群遅延量を一定にした前記した全域通過型
IIRデジタル・フィルタとを縦続的に操作する制御手段
とを備えてなるオーディオ用振幅及び群遅延の調整装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62056327A JPH0748633B2 (ja) | 1987-03-11 | 1987-03-11 | オ−デイオ用振幅及び群遅延の調整装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62056327A JPH0748633B2 (ja) | 1987-03-11 | 1987-03-11 | オ−デイオ用振幅及び群遅延の調整装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63221708A JPS63221708A (ja) | 1988-09-14 |
| JPH0748633B2 true JPH0748633B2 (ja) | 1995-05-24 |
Family
ID=13024087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62056327A Expired - Lifetime JPH0748633B2 (ja) | 1987-03-11 | 1987-03-11 | オ−デイオ用振幅及び群遅延の調整装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748633B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07101835B2 (ja) * | 1987-06-18 | 1995-11-01 | 三洋電機株式会社 | デジタル信号処理装置 |
| US6931370B1 (en) * | 1999-11-02 | 2005-08-16 | Digital Theater Systems, Inc. | System and method for providing interactive audio in a multi-channel audio environment |
| JP2007537630A (ja) * | 2004-05-12 | 2007-12-20 | ディーイーキューエックス ピーティーワイ リミテッド | デジタルフィルタ設計システムおよび方法 |
| JP4714508B2 (ja) * | 2005-06-06 | 2011-06-29 | 富士通テン株式会社 | 車両室内における音声再生制御装置 |
| JP4538494B2 (ja) | 2007-12-27 | 2010-09-08 | Ｏｋｉセミコンダクタ株式会社 | 音響効果回路及び処理方法 |
| CN108352821B (zh) | 2015-10-08 | 2021-11-23 | 株式会社村田制作所 | 水晶振动元件、以及具备该水晶振动元件的水晶振子 |
| JP6693249B2 (ja) | 2016-04-22 | 2020-05-13 | 富士通株式会社 | デジタル信号処理回路および複数のデジタル信号処理回路を含む信号処理装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5779725A (en) * | 1980-11-04 | 1982-05-19 | Victor Co Of Japan Ltd | Digital filter |
| NL8201344A (nl) * | 1982-03-31 | 1983-10-17 | Philips Nv | Digitale toonregelinrichting. |
-
1987
- 1987-03-11 JP JP62056327A patent/JPH0748633B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63221708A (ja) | 1988-09-14 |
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