JPH07101845B2 - デジタルフェーズロックループ装置 - Google Patents
デジタルフェーズロックループ装置Info
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- JPH07101845B2 JPH07101845B2 JP62281501A JP28150187A JPH07101845B2 JP H07101845 B2 JPH07101845 B2 JP H07101845B2 JP 62281501 A JP62281501 A JP 62281501A JP 28150187 A JP28150187 A JP 28150187A JP H07101845 B2 JPH07101845 B2 JP H07101845B2
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- signal
- output
- phase
- flop
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は、フェーズロックループをデジタル回路素子で
構成したデジタルフェーズロックループ装置に関する。
構成したデジタルフェーズロックループ装置に関する。
背景技術 デジタルフェーズロックループ装置は、近年数多くの方
式が発表されている。このデジタルフェーズロックルー
プ装置は、フェーズロックループをデジタル回路素子で
構成するものであり、アナログ方式に比べて、使用する
部品によるばらつきが出にくいこと、および無調整で希
望する特性が得られることなどの利点がある。この半
面、デジタルフェーズロックループ装置は、一般に固定
発振器の出力を分周してループ出力としており、したが
ってそれに用いられる論理回路素子の最高動作周波数の
数十分の一以下の入力周波数でしか、フェーズロックル
ープを動作させることができなかった。
式が発表されている。このデジタルフェーズロックルー
プ装置は、フェーズロックループをデジタル回路素子で
構成するものであり、アナログ方式に比べて、使用する
部品によるばらつきが出にくいこと、および無調整で希
望する特性が得られることなどの利点がある。この半
面、デジタルフェーズロックループ装置は、一般に固定
発振器の出力を分周してループ出力としており、したが
ってそれに用いられる論理回路素子の最高動作周波数の
数十分の一以下の入力周波数でしか、フェーズロックル
ープを動作させることができなかった。
また入力周波数を高くすると、分周比を小さくすること
になり、すなわち量子化を荒くすることになり、ループ
特性を悪くすることにつながった。特に、論理回路素子
の最高動作周波数の数分の一の入力周波数に対するデジ
タルフェーズロックループ装置では、量子化誤差の影響
とともに、論理回路素子自体の特性、特に遅延特性の影
響が大きく、複雑な回路構成を採用することが困難であ
る。
になり、すなわち量子化を荒くすることになり、ループ
特性を悪くすることにつながった。特に、論理回路素子
の最高動作周波数の数分の一の入力周波数に対するデジ
タルフェーズロックループ装置では、量子化誤差の影響
とともに、論理回路素子自体の特性、特に遅延特性の影
響が大きく、複雑な回路構成を採用することが困難であ
る。
第３図は、従来からの固定発振器（OSC）４の周波数の
数分の一（すなわちＮを正の整数とするとき、1/N）の
入力に対する従来からのフェーズロックループ装置の一
例を示す。入力信号PBSGと、フェーズロックループクロ
ック信号PLLCKとの位相差がカウンタ１の計数値として
検出される。
数分の一（すなわちＮを正の整数とするとき、1/N）の
入力に対する従来からのフェーズロックループ装置の一
例を示す。入力信号PBSGと、フェーズロックループクロ
ック信号PLLCKとの位相差がカウンタ１の計数値として
検出される。
固定発振器４の出力であるクロックパルスMCKは第４図
（１）に示され、入力信号PBSGは第４図（２）に示さ
れ、フェーズロックループクロック信号PLLCKは第４図
（３）に示されている。Ｄ形フリップフロップ（DFF）
３の出力端子からの信号Ａは第４図（４）に示され
ている。
（１）に示され、入力信号PBSGは第４図（２）に示さ
れ、フェーズロックループクロック信号PLLCKは第４図
（３）に示されている。Ｄ形フリップフロップ（DFF）
３の出力端子からの信号Ａは第４図（４）に示され
ている。
ANDゲートG1にはクロックパルスMCKと、入力信号PBSG
と、Ｄ形フリップフロップ３の出力信号Ａが与えら
れ、このANDゲートG1の出力はカウンタ１のクロック入
力端子CKに入力される。カウンタ１の出力信号CNTOUTは
第４図（５）に示されている。
と、Ｄ形フリップフロップ３の出力信号Ａが与えら
れ、このANDゲートG1の出力はカウンタ１のクロック入
力端子CKに入力される。カウンタ１の出力信号CNTOUTは
第４図（５）に示されている。
分周器７の出力信号ＵはＤ形フリップフロップ８のクロ
ック入力端子CKに与えられるとともに、反転回路N1を経
てＤ形フリップフロップ３のクロック入力端子CKに与え
られ、さらにフェーズロックループクロック信号PLLCK
として導出される。
ック入力端子CKに与えられるとともに、反転回路N1を経
てＤ形フリップフロップ３のクロック入力端子CKに与え
られ、さらにフェーズロックループクロック信号PLLCK
として導出される。
ANDゲートG2の出力はリセット信号RESETとしてカウンタ
１およびレジスタ５に与えられる。このリセット信号RE
SETは第４図（６）に示されているとおりである。この
第４図では入力信号PBSGの立上り時点ａから、フェーズ
ロックループクロック信号PLLCKの立上り時点ｂまでの
時間だけ位相差を生じており、この時間はカウンタ１に
よってクロックパルスMCKに基づいて測定される。
１およびレジスタ５に与えられる。このリセット信号RE
SETは第４図（６）に示されているとおりである。この
第４図では入力信号PBSGの立上り時点ａから、フェーズ
ロックループクロック信号PLLCKの立上り時点ｂまでの
時間だけ位相差を生じており、この時間はカウンタ１に
よってクロックパルスMCKに基づいて測定される。
カウンタ１のクロック入力前のANDゲートG1には、入力
信号PBSG、入力信号PBSGをフェーズロックループクロッ
ク信号PLLCKの立上りでラッチしたＤ形フリップフロッ
プ３の出力信号Ａおよび固定発振器４のクロックパル
スMCKが与えられ、これによって、ANDゲートG1の出力が
与えられるカウンタ１は時点ａ〜ｂまでを計数する。こ
のカウンタ１はANDゲートG1からのパルスを、もう１つ
のANDゲートG2からのリセット信号RESETが入力されるま
でカウントする。
信号PBSG、入力信号PBSGをフェーズロックループクロッ
ク信号PLLCKの立上りでラッチしたＤ形フリップフロッ
プ３の出力信号Ａおよび固定発振器４のクロックパル
スMCKが与えられ、これによって、ANDゲートG1の出力が
与えられるカウンタ１は時点ａ〜ｂまでを計数する。こ
のカウンタ１はANDゲートG1からのパルスを、もう１つ
のANDゲートG2からのリセット信号RESETが入力されるま
でカウントする。
Ｄ形フリップフロップ３の端子Ｑからの出力をさらに信
号Ｕの立上りでラッチするもう１つのＤ形フリップフロ
ップ８の端子Ｑからの出力と、Ｄ形フリップフロップ３
の端子Ｑからの出力とがANDゲートG2に与えられ、このA
NDゲートG2からのリセット信号RESETの立上りで、カウ
ンタ１の計数値を表す信号CNTOUTはレジスタ５にラッチ
される。
号Ｕの立上りでラッチするもう１つのＤ形フリップフロ
ップ８の端子Ｑからの出力と、Ｄ形フリップフロップ３
の端子Ｑからの出力とがANDゲートG2に与えられ、このA
NDゲートG2からのリセット信号RESETの立上りで、カウ
ンタ１の計数値を表す信号CNTOUTはレジスタ５にラッチ
される。
その後、リセット信号RESETに応答してカウンタ１はリ
セットされ、次の入力信号PBSGの立上りによりセットさ
れ、また次の計数動作が開始される。レジスタ５から出
力される位相差信号Ｉは第４図（７）に示されており、
これはデコーダ６に与えられてデコードされる。デコー
ダ６の出力するロード信号Ｅは第４図（８）に示されて
いるとおりであり、分周器７の分周比の値として分周器
７にロードされる。
セットされ、次の入力信号PBSGの立上りによりセットさ
れ、また次の計数動作が開始される。レジスタ５から出
力される位相差信号Ｉは第４図（７）に示されており、
これはデコーダ６に与えられてデコードされる。デコー
ダ６の出力するロード信号Ｅは第４図（８）に示されて
いるとおりであり、分周器７の分周比の値として分周器
７にロードされる。
こうして入力信号PBSGと、フェースロックループクロッ
ク信号PLLCKとの位相差信号Ｉの表す値で、固定発振回
路４のクロックパルスMCKを分周して、フェーズロック
ループクロック信号PLLCKを発生している分周器７の分
周比を換えて、入力信号PBSGとフェーズロックループク
ロック信号PLLCKとの位相が一致するように保たれる。
ク信号PLLCKとの位相差信号Ｉの表す値で、固定発振回
路４のクロックパルスMCKを分周して、フェーズロック
ループクロック信号PLLCKを発生している分周器７の分
周比を換えて、入力信号PBSGとフェーズロックループク
ロック信号PLLCKとの位相が一致するように保たれる。
分周器７は入力信号PBSGと、フェーズロックループクロ
ック信号PLLCKとの位相が一致しているときにはＮ分周
となり、位相差の大小によって分周器７の分周比はＮ＋
１またはＮ−１などとなり、位相が一致される。たとえ
ばＮ＝８であるデコーダ６の働きは、位相差信号Ｉに対
応した分周器７の分周比を得るために、分周器７のロー
ド信号Ｅにデコードすることである。
ック信号PLLCKとの位相が一致しているときにはＮ分周
となり、位相差の大小によって分周器７の分周比はＮ＋
１またはＮ−１などとなり、位相が一致される。たとえ
ばＮ＝８であるデコーダ６の働きは、位相差信号Ｉに対
応した分周器７の分周比を得るために、分周器７のロー
ド信号Ｅにデコードすることである。
このデコーダ６から分周器７に与えられる分周比を表す
ロード信号Ｅは、ロードクロック信号Ｆに応答して分周
器７にロードされる。このロードクロック信号Ｆは、分
周器７の出力信号Ｕが特定の値となった時、論理回路９
によって第４図（９）に示されるように発生される。第
４図ではＮ＝８であり、時点a,bの位相差が生じている
ことによって時点ｃでデコーダ６から９分周のロード信
号Ｅを分周器７に与え、時点ｄで位相差を補正して零と
している。
ロード信号Ｅは、ロードクロック信号Ｆに応答して分周
器７にロードされる。このロードクロック信号Ｆは、分
周器７の出力信号Ｕが特定の値となった時、論理回路９
によって第４図（９）に示されるように発生される。第
４図ではＮ＝８であり、時点a,bの位相差が生じている
ことによって時点ｃでデコーダ６から９分周のロード信
号Ｅを分周器７に与え、時点ｄで位相差を補正して零と
している。
発明が解決すべき問題点 このような第３図および第４図に示された先行技術で
は、入力信号PBSGが第４図に示されるように、一定の周
期をもったものであれば正常に動作を行うことができ
る。しかしながら、入力信号PBSGが第５図（１）で示さ
れるように変調された波形を有する場合、その入力信号
PBSGの周期は長短に変化する。このときのフェーズロッ
クループクロック信号PLLCKが第５図（２）で示されて
おり、その位相差が生じた時、入力信号PBSGの周期の長
短によって補正がされる可能性がある。
は、入力信号PBSGが第４図に示されるように、一定の周
期をもったものであれば正常に動作を行うことができ
る。しかしながら、入力信号PBSGが第５図（１）で示さ
れるように変調された波形を有する場合、その入力信号
PBSGの周期は長短に変化する。このときのフェーズロッ
クループクロック信号PLLCKが第５図（２）で示されて
おり、その位相差が生じた時、入力信号PBSGの周期の長
短によって補正がされる可能性がある。
第５図（３）はＤ形フリップフロップ３の出力信号Ａ
を示し、第５図（４）はカウンタ１の出力信号CNTOUTを
示し、第５図（５）はリセット信号RESETを示し、第５
図（６）はレジスタ５の出力する位相差信号Ｉを示し、
第５図（７）はデコーダ６の分周比を表すロード信号Ｅ
を示し、第５図（８）は論理回路９からのロードクロッ
ク信号Ｆを示す。この第５図においては時点a1における
位相差時点b1,c1,d1でも同様に補正されるので、時点e1
では、位相は逆極性となってしまい、そのフェーズロッ
クループ特性に悪影響を及ぼす。
を示し、第５図（４）はカウンタ１の出力信号CNTOUTを
示し、第５図（５）はリセット信号RESETを示し、第５
図（６）はレジスタ５の出力する位相差信号Ｉを示し、
第５図（７）はデコーダ６の分周比を表すロード信号Ｅ
を示し、第５図（８）は論理回路９からのロードクロッ
ク信号Ｆを示す。この第５図においては時点a1における
位相差時点b1,c1,d1でも同様に補正されるので、時点e1
では、位相は逆極性となってしまい、そのフェーズロッ
クループ特性に悪影響を及ぼす。
本発明の目的は、入力信号の周期が変化しても、分周期
の分周比を適切に補正して、フェーズロックループクロ
ック信号の位相が入力信号と一致することができるよう
にしたデジタルフェーズロックループ装置を提供するこ
とである。
の分周比を適切に補正して、フェーズロックループクロ
ック信号の位相が入力信号と一致することができるよう
にしたデジタルフェーズロックループ装置を提供するこ
とである。
問題点を解決するための手段 本発明は、固定発振器（４）と、 入力信号（PBSG）を、フェーズロックループクロック信
号（PLLCK,U）の受信時に読込む第1D形フリップフロッ
プ（３）と、 固定発振器（４）からのクロックパルス（MCK）を分周
してフェーズロックループクロック信号（PLLCK,U）を
作る分周器（７）と、 予め定めた分周比の値を設定する分周比定数設定手段
（12）と、 固定発振器（４）からのクロックパルス（MCK）と、入
力信号（PBSG）と、第1D形フリップフロップ（３）の出
力（Ａ）とに応答して、入力信号（PBSG）とフェーズ
ロックループクロック信号（PLLCK,U）との位相差に対
応した数だけクロックパルス（MCK）を計数するカウン
タ手段（G1,1）と、 第1D形フリップフロップ（３）の出力（Ｑ）を、フェー
ズロックループクロック信号（PLLCK,U）の受信時に読
込む第２形フリップフロップ（８）と、 第１および第2D形フリップフロップ（3,8）の出力（Q,
Q）に応答して、カウンタ手段（G1,1）をリセットする
リセット信号発生手段（G2）とを備え、 フェーズロックループクロック信号（PLLCK,U）の各周
期毎に信号（Ｆ）を出力して、分周器（７）の分周比の
設定を行なう論理回路（９）と、 リセット信号発生手段（G2）からのリセット信号（RESS
ET）によって一方の安定状態（Ｓ）になり、論理回路
（９）の出力信号（Ｆ）によって他方の安定状態（Ｒ）
になるRS形フリップフロップ（10）と、 RS形フリップフロップ（10）の出力（Ｑ）に応答し、分
周器（７）に、前記一方の安定状態（Ｓ）では、カウン
タ手段（G1,1）の出力に対応した分周比を表す信号を与
え、前記他方の安定状態（Ｒ）では、分周比定数設定手
段（12）の出力を与える切換え手段（11）とを含むこと
を特徴とするデジタルフェーズロックループ装置であ
る。
号（PLLCK,U）の受信時に読込む第1D形フリップフロッ
プ（３）と、 固定発振器（４）からのクロックパルス（MCK）を分周
してフェーズロックループクロック信号（PLLCK,U）を
作る分周器（７）と、 予め定めた分周比の値を設定する分周比定数設定手段
（12）と、 固定発振器（４）からのクロックパルス（MCK）と、入
力信号（PBSG）と、第1D形フリップフロップ（３）の出
力（Ａ）とに応答して、入力信号（PBSG）とフェーズ
ロックループクロック信号（PLLCK,U）との位相差に対
応した数だけクロックパルス（MCK）を計数するカウン
タ手段（G1,1）と、 第1D形フリップフロップ（３）の出力（Ｑ）を、フェー
ズロックループクロック信号（PLLCK,U）の受信時に読
込む第２形フリップフロップ（８）と、 第１および第2D形フリップフロップ（3,8）の出力（Q,
Q）に応答して、カウンタ手段（G1,1）をリセットする
リセット信号発生手段（G2）とを備え、 フェーズロックループクロック信号（PLLCK,U）の各周
期毎に信号（Ｆ）を出力して、分周器（７）の分周比の
設定を行なう論理回路（９）と、 リセット信号発生手段（G2）からのリセット信号（RESS
ET）によって一方の安定状態（Ｓ）になり、論理回路
（９）の出力信号（Ｆ）によって他方の安定状態（Ｒ）
になるRS形フリップフロップ（10）と、 RS形フリップフロップ（10）の出力（Ｑ）に応答し、分
周器（７）に、前記一方の安定状態（Ｓ）では、カウン
タ手段（G1,1）の出力に対応した分周比を表す信号を与
え、前記他方の安定状態（Ｒ）では、分周比定数設定手
段（12）の出力を与える切換え手段（11）とを含むこと
を特徴とするデジタルフェーズロックループ装置であ
る。
作 用 本発明は従えば、入力信号PBSGとフェーズロックループ
クロック信号PLLCK,Uとの位相差が生じたときには、そ
の位相差の量を、カウンタ手段G11によるリセットされ
るまでの固定発振器４からのクロックパルスMCKを計数
して検出し、その計数値に対応した分周比に設定し、そ
の後は、分周比定数設定手段12によって設定された予め
定めた分周比の値で分周器７によって分周を行う。これ
によって入力信号とフェーズロックループクロック信号
との位相のずれを最小にすることが可能になる。
クロック信号PLLCK,Uとの位相差が生じたときには、そ
の位相差の量を、カウンタ手段G11によるリセットされ
るまでの固定発振器４からのクロックパルスMCKを計数
して検出し、その計数値に対応した分周比に設定し、そ
の後は、分周比定数設定手段12によって設定された予め
定めた分周比の値で分周器７によって分周を行う。これ
によって入力信号とフェーズロックループクロック信号
との位相のずれを最小にすることが可能になる。
実施例 第１図は本発明の一実施例のブロック図である。この実
施例は前述の第３図に示された構成に部分的に類似して
おり、対応する部分には同一の参照符を付す。固定発振
器４からのクロックパルスMCKは、第２図（１）で示さ
れるように発生されてANDゲートG1に入力される。入力
信号PBSGは第２図（２）で示される波形を有し、Ｄ形フ
リップフロップ３の入力端子Ｄに与えられるとともに、
ANDゲートG1に与えられる。Ｄ形フリップフロップ３
は、クロック入力端子CKにフェーズロックループクロッ
ク信号PLLCKが入力されたとき、入力端子Ｄに与えられ
ている論理値を出力端子Ｑに導出し、反転出力端子か
らは信号Ａを出力する。
施例は前述の第３図に示された構成に部分的に類似して
おり、対応する部分には同一の参照符を付す。固定発振
器４からのクロックパルスMCKは、第２図（１）で示さ
れるように発生されてANDゲートG1に入力される。入力
信号PBSGは第２図（２）で示される波形を有し、Ｄ形フ
リップフロップ３の入力端子Ｄに与えられるとともに、
ANDゲートG1に与えられる。Ｄ形フリップフロップ３
は、クロック入力端子CKにフェーズロックループクロッ
ク信号PLLCKが入力されたとき、入力端子Ｄに与えられ
ている論理値を出力端子Ｑに導出し、反転出力端子か
らは信号Ａを出力する。
このＤ形フリップフロップ３の出力信号Ａは、ANDゲ
ートG1に与えられる。ANDゲートG1の出力はカウンタ１
に入力される。Ｄ形フリップフロップ３の出力信号Ａ
は、第２図（４）に示されているとおりである。カウン
タ１はANDゲートG1を介して与えられるパルスを計数
し、その計数値は第２図（５）に示されている出力信号
CNTOUTとして、レジスタ５に与えられる。
ートG1に与えられる。ANDゲートG1の出力はカウンタ１
に入力される。Ｄ形フリップフロップ３の出力信号Ａ
は、第２図（４）に示されているとおりである。カウン
タ１はANDゲートG1を介して与えられるパルスを計数
し、その計数値は第２図（５）に示されている出力信号
CNTOUTとして、レジスタ５に与えられる。
分周器７の出力信号Ｗは反転回路N1を経て、フェーズロ
ックループクロック信号PLLCKとして導出されるととも
に、もう１つのＤ形フリップフロップ８のクロック入力
端子CKに入力される。Ｄ形フリップフロップ３の出力端
子Ｑの信号はＤ形フリップフロップ８の入力端子Ｄに入
力されるとともに、ANDゲートG2に与えられる。Ｄ形フ
リップフロップ８の出力端子Ｑからの信号もまたANDゲ
ートG2に与えられる。ANDゲートG2の出力はカウンタ１
のリセット信号RESETとして入力されるとともに、レジ
スタ５に与えられる。
ックループクロック信号PLLCKとして導出されるととも
に、もう１つのＤ形フリップフロップ８のクロック入力
端子CKに入力される。Ｄ形フリップフロップ３の出力端
子Ｑの信号はＤ形フリップフロップ８の入力端子Ｄに入
力されるとともに、ANDゲートG2に与えられる。Ｄ形フ
リップフロップ８の出力端子Ｑからの信号もまたANDゲ
ートG2に与えられる。ANDゲートG2の出力はカウンタ１
のリセット信号RESETとして入力されるとともに、レジ
スタ５に与えられる。
レジスタ５はANDゲートG2の出力が入力されたとき、カ
ウンタ１の出力信号CNTOUTをストアして、デコーダ６に
位相差信号Ｉを導出する。ANDゲートG2からの出力であ
るリセット信号RESETは第２図（６）で示されていると
おりであり、レジスタ５の位相差信号Ｉは第２図（７）
で示されている。このレジスタ５の位相差信号Ｉはデコ
ーダ６に入力される。デコーダ６の出力Ｅは第２図
（８）に示されているとおりである。
ウンタ１の出力信号CNTOUTをストアして、デコーダ６に
位相差信号Ｉを導出する。ANDゲートG2からの出力であ
るリセット信号RESETは第２図（６）で示されていると
おりであり、レジスタ５の位相差信号Ｉは第２図（７）
で示されている。このレジスタ５の位相差信号Ｉはデコ
ーダ６に入力される。デコーダ６の出力Ｅは第２図
（８）に示されているとおりである。
分周器７の出力Ｕは論理回路９に与えられる。論理回路
９はロードクロック信号Ｆを導出し、このロードクロッ
ク信号Ｆは第２図（９）で示される波形を有する。分周
器７は分周比を表すロード信号Ｇを、ロードクロック信
号Ｆが入力されたときに受信して、その分周比で固定発
振器４からのクロックパルスMCKを分周し、信号Ｕを導
出する。こうしてデコーダ６は入力信号PBSGの立上りか
ら、フェーズロックループクロック信号PLLCKの立上り
までの時間における固定発振器４からのクロックパルス
MCKを計数した値をデコードして、データ切換回路11か
ら分周器７に与える。データ切換器11から分周器７に与
えられる分周比を表すロード信号Ｇは第２図（10）に示
されており、この第２図（10）では分周比が示されてい
る。
９はロードクロック信号Ｆを導出し、このロードクロッ
ク信号Ｆは第２図（９）で示される波形を有する。分周
器７は分周比を表すロード信号Ｇを、ロードクロック信
号Ｆが入力されたときに受信して、その分周比で固定発
振器４からのクロックパルスMCKを分周し、信号Ｕを導
出する。こうしてデコーダ６は入力信号PBSGの立上りか
ら、フェーズロックループクロック信号PLLCKの立上り
までの時間における固定発振器４からのクロックパルス
MCKを計数した値をデコードして、データ切換回路11か
ら分周器７に与える。データ切換器11から分周器７に与
えられる分周比を表すロード信号Ｇは第２図（10）に示
されており、この第２図（10）では分周比が示されてい
る。
RSフリップフロップ10はANDゲートG2の出力によってセ
ットされ、論理回路９からのロードクロック信号Ｆによ
ってリセットされる。このRSフリップフロップ10の出力
端子Ｑからの信号Ｈは第２図（11）に示されるとおりで
あって、データ切換回路11に与えられる。データ切換回
路11は、信号Ｈがハイレベルであるとき、デコーダ６か
らの出力Ｅを分周比を表すロード信号Ｇとして分周器７
に与え、この信号Ｈがローレベルであるとき、定数設定
回路12からの予め定めた定数Ｎの分周比を表す信号をロ
ード信号Ｇとして分周器７に与える。定数Ｎはたとえば
この実施例では「８」である。
ットされ、論理回路９からのロードクロック信号Ｆによ
ってリセットされる。このRSフリップフロップ10の出力
端子Ｑからの信号Ｈは第２図（11）に示されるとおりで
あって、データ切換回路11に与えられる。データ切換回
路11は、信号Ｈがハイレベルであるとき、デコーダ６か
らの出力Ｅを分周比を表すロード信号Ｇとして分周器７
に与え、この信号Ｈがローレベルであるとき、定数設定
回路12からの予め定めた定数Ｎの分周比を表す信号をロ
ード信号Ｇとして分周器７に与える。定数Ｎはたとえば
この実施例では「８」である。
動作中入力信号PBSGの立上りa2と、フェーズロックルー
プクロック信号PLLCKの立上りb2との位相差が生じたと
き、ANDゲートG1を介して固定発振回路４からのクロッ
クパルスMCKがカウンタ１に入力されて計数され、その
出力信号CNTOUTはレジスタ５に与えられる。
プクロック信号PLLCKの立上りb2との位相差が生じたと
き、ANDゲートG1を介して固定発振回路４からのクロッ
クパルスMCKがカウンタ１に入力されて計数され、その
出力信号CNTOUTはレジスタ５に与えられる。
分周器７の出力信号Ｕが立上ってＤ形フリップフロップ
８に入力されることによって、ANDゲートG2からはリセ
ット信号RESETの立上り波形が得られ、これによってレ
ジスタ５はカウンタ１の出力「３」がストアされて、レ
ジスタ５の位相差信号Ｄがデコーダ６に与えられ、デコ
ーダ６からは分周比「９」を表す出力Ｅが導出される。
８に入力されることによって、ANDゲートG2からはリセ
ット信号RESETの立上り波形が得られ、これによってレ
ジスタ５はカウンタ１の出力「３」がストアされて、レ
ジスタ５の位相差信号Ｄがデコーダ６に与えられ、デコ
ーダ６からは分周比「９」を表す出力Ｅが導出される。
RSフリップフロップ10はANDゲートG2からのリセット信
号RESETに応答してハイレベルの信号Ｈを導出する。し
たがってデータ切換回路11は、デコーダ６からの出力Ｅ
が分周器７のロード信号Ｇとして与えられ、論理回路９
からのロードクロック信号Ｆに従って第２図（９）に示
される時点c2で分周器７にロードされる。こうして分周
器７は分周比「９」で分周動作を行う。
号RESETに応答してハイレベルの信号Ｈを導出する。し
たがってデータ切換回路11は、デコーダ６からの出力Ｅ
が分周器７のロード信号Ｇとして与えられ、論理回路９
からのロードクロック信号Ｆに従って第２図（９）に示
される時点c2で分周器７にロードされる。こうして分周
器７は分周比「９」で分周動作を行う。
RSフリップフロップ10は論理回路９からのロードクロッ
ク信号Ｆの立下りの時点c2でリセットされる。したがっ
てデータ切換回路11は定数設定回路12からの定数Ｎを表
す信号をロード信号Ｇとして分周器７に与える。論理回
路９のロードクロック信号Ｆが導出される時点d2,e2で
は分周器７には定数Ｎが分周比としてロードされ、Ｎ分
周の動作を行う。
ク信号Ｆの立下りの時点c2でリセットされる。したがっ
てデータ切換回路11は定数設定回路12からの定数Ｎを表
す信号をロード信号Ｇとして分周器７に与える。論理回
路９のロードクロック信号Ｆが導出される時点d2,e2で
は分周器７には定数Ｎが分周比としてロードされ、Ｎ分
周の動作を行う。
このようにしてANDゲートG2からリセット信号RESETが与
えられた後、時点c2までの時間においてはレジスタ５か
らの位相差を表す位相差信号Ｉを補正するための分周比
「９」が分周器７にロードされ、その後の時点では、信
号PBSG,PLLCKの位相差が期待値「８」のとおりであると
きの分周比Ｎ（＝８）がロードされることになる。これ
によって、その後、入力信号PBSGの立上りf2と、フェー
ズロックループクロック信号PLLCKの立上りg2との位相
差を可及的に小さくすることが可能になり、前述の第５
図に関連して述べた問題が解決される。
えられた後、時点c2までの時間においてはレジスタ５か
らの位相差を表す位相差信号Ｉを補正するための分周比
「９」が分周器７にロードされ、その後の時点では、信
号PBSG,PLLCKの位相差が期待値「８」のとおりであると
きの分周比Ｎ（＝８）がロードされることになる。これ
によって、その後、入力信号PBSGの立上りf2と、フェー
ズロックループクロック信号PLLCKの立上りg2との位相
差を可及的に小さくすることが可能になり、前述の第５
図に関連して述べた問題が解決される。
上述の実施例では入力信号PBSGと、フェーズロックルー
プクロック信号PLLCKとの位相差が生じたときデコーダ
６からの出力Ｅが１回だけ分周器７にロードされるよう
に構成されたけれども、本発明の他の実施例として論理
回路９のロードクロック信号Ｆは複数個発生された後
に、RSフリップフロップ10がリセットされるようにし
て、デコーダ６の出力Ｅが予め定めた複数回分周器７に
ロードされるようにし、その後にデータ切換回路11から
のロード信号Ｇが分周器７にロードされるように構成し
てもよい。
プクロック信号PLLCKとの位相差が生じたときデコーダ
６からの出力Ｅが１回だけ分周器７にロードされるよう
に構成されたけれども、本発明の他の実施例として論理
回路９のロードクロック信号Ｆは複数個発生された後
に、RSフリップフロップ10がリセットされるようにし
て、デコーダ６の出力Ｅが予め定めた複数回分周器７に
ロードされるようにし、その後にデータ切換回路11から
のロード信号Ｇが分周器７にロードされるように構成し
てもよい。
効 果 以上のように本発明によれば、入力信号PBSGとフェーズ
ロックループクロック信号PLLCK,Uとの位相が進んでい
るか、または遅れているかだけでなく、位相差の量もま
たカウンタ手段G1,1によって検出することができ、その
差の量に併せて分周器７の分周比を変化することがで
き、これによって立ち上がりなどの位相差の大きいとき
の引き込み時間を短縮することができるという優れた効
果が達成される。
ロックループクロック信号PLLCK,Uとの位相が進んでい
るか、または遅れているかだけでなく、位相差の量もま
たカウンタ手段G1,1によって検出することができ、その
差の量に併せて分周器７の分周比を変化することがで
き、これによって立ち上がりなどの位相差の大きいとき
の引き込み時間を短縮することができるという優れた効
果が達成される。
しかも本発明では、位相差が生じたときには、そのカウ
ンタ手段G1,1の出力によるによる分周比を用い、またそ
の後には、分周比定数設定手段12によって設定された予
め定めた分周比で分周を行うようにし、これによって入
力信号PBSGとフェーズロックループクロック信号PLLCK,
Uとの位相のずれを最小とすることができる。
ンタ手段G1,1の出力によるによる分周比を用い、またそ
の後には、分周比定数設定手段12によって設定された予
め定めた分周比で分周を行うようにし、これによって入
力信号PBSGとフェーズロックループクロック信号PLLCK,
Uとの位相のずれを最小とすることができる。
第１図は本発明の一実施例のブロック図、第２図は第１
図に示された実施例の動作を説明するための波形図、第
３図は先に提案されたデジタルフェーズロックループ装
置のブロック図、第４図および第５図は第３図に示され
たデジタルフェーズロックループ装置の動作を説明する
ための波形図である。 １……カウンタ、3,8……Ｄ形フリップフロップ、４…
…固定発振器、５……レジスタ、６……デコーダ、７…
…分周器、９……論理回路、10……RSフリップフロッ
プ、11……データ切換回路、12……定数設定回路、G1,G
2……ANDゲート、N1……反転回路
図に示された実施例の動作を説明するための波形図、第
３図は先に提案されたデジタルフェーズロックループ装
置のブロック図、第４図および第５図は第３図に示され
たデジタルフェーズロックループ装置の動作を説明する
ための波形図である。 １……カウンタ、3,8……Ｄ形フリップフロップ、４…
…固定発振器、５……レジスタ、６……デコーダ、７…
…分周器、９……論理回路、10……RSフリップフロッ
プ、11……データ切換回路、12……定数設定回路、G1,G
2……ANDゲート、N1……反転回路
Claims (1)
- 【請求項１】固定発振器（４）と、 入力信号（PBSG）を、フェーズロックループクロック信
号（PLLCK,U）の受信時に読込む第1D形フリップフロッ
プ（３）と、 固定発振器（４）からのクロックパルス（MCK）を分周
してフェーズロックループクロック信号（PLLCK,U）を
作る分周器（７）と、 予め定めた分周比の値を設定する分周比定数設定手段
（12）と、 固定発振器（４）からのクロックパルス（MCK）と、入
力信号（PBSG）と、第1D形フリップフロップ（３）の出
力（Ａ）とに応答して、入力信号（PBSG）とフェーズ
ロックループクロック信号（PLLCK,U）との位相差に対
応した数だけクロックパルス（MCK）を計数するカウン
タ手段（G1,1）と、 第1D形フリップフロップ（３）の出力（Ｑ）を、フェー
ズロックループクロック信号（PLLCK,U）の受信時に読
込む第2D形フリップフロップ（８）と、 第１および第2D形フリップフロップ（3,8）の出力（Q,
Q）に応答して、カウンタ手段（G1,1）をリセットする
リセット信号発生手段（G2）と、 フェーズロックループクロック信号（PLLCK,U）の各周
期毎に信号（Ｆ）を出力して、分周器（７）の分周比の
設定を行なう論理回路（９）と、 リセット信号発生手段（G2）からのリセット信号（RESE
T）によって一方の安定状態（Ｓ）になり、論理回路
（９）の出力信号（Ｆ）によって他方の安定状態（Ｒ）
になるRS形フリップフロップ（10）と、 RS形フリップフロップ（10）の出力（Ｑ）に応答し、分
周器（７）に、前記一方の安定状態（Ｓ）では、カウン
タ手段（G1,1）の出力に対応した分周比を表す信号を与
え、前記他方の安定状態（Ｒ）では、分周比定数設定手
段（12）の出力を与える切換え手段（11）とを含むこと
を特徴とするデジタルフェーズロックループ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62281501A JPH07101845B2 (ja) | 1987-11-07 | 1987-11-07 | デジタルフェーズロックループ装置 |
| EP88116121A EP0310088B1 (en) | 1987-10-01 | 1988-09-29 | Digital phase-locked loop system |
| DE3855342T DE3855342T2 (de) | 1987-10-01 | 1988-09-29 | Digitale Phasenregelschleifen-Anordnung |
| US07/251,402 US4916403A (en) | 1987-10-01 | 1988-09-30 | Digital phase-locked loop system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62281501A JPH07101845B2 (ja) | 1987-11-07 | 1987-11-07 | デジタルフェーズロックループ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01123525A JPH01123525A (ja) | 1989-05-16 |
| JPH07101845B2 true JPH07101845B2 (ja) | 1995-11-01 |
Family
ID=17640063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62281501A Expired - Fee Related JPH07101845B2 (ja) | 1987-10-01 | 1987-11-07 | デジタルフェーズロックループ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101845B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07114362B2 (ja) * | 1987-12-02 | 1995-12-06 | シャープ株式会社 | デジタルフェーズロックループ装置 |
| JPH07101846B2 (ja) * | 1987-11-07 | 1995-11-01 | シャープ株式会社 | デジタルフェーズロックループ装置 |
| JPH07101847B2 (ja) * | 1988-10-21 | 1995-11-01 | シャープ株式会社 | デジタルフェイズロックドループ装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62239738A (ja) * | 1986-04-11 | 1987-10-20 | Sanyo Electric Co Ltd | クロツク再生回路 |
| JPH07101846B2 (ja) * | 1987-11-07 | 1995-11-01 | シャープ株式会社 | デジタルフェーズロックループ装置 |
-
1987
- 1987-11-07 JP JP62281501A patent/JPH07101845B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01123525A (ja) | 1989-05-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |